3、帧过滤与流量监管概述
在TSN（时间敏感网络）体系中，帧过滤与流量监管是保障确定性通信的基础性关口。TSN网络的核心价值在于为时间关键流量提供有界延迟、极低抖动和零拥塞丢失的传输服务，而这一目标的实现，首先依赖于网络节点（尤其是交换机与端设备）能够对进入的数据帧进行精确识别、分类和准入控制。如果不对帧进行过滤，广播风暴、未知单播泛洪、恶意注入或错误配置的流量将迅速耗尽交换机端口带宽和队列资源，导致时间关键帧无法在规定的门控窗口内完成转发。同样，如果缺乏流量监管，即使帧被正确分类，超出带宽合约的突发流量也会挤占其他流队列的缓存，破坏整个网络的调度计划。因此，帧过滤与流量监管是TSN从“尽力而为”走向“有界服务”的第一道防线，也是FPGA实现中资源开销最敏感、逻辑判定最频繁的功能模块之一。
3.1 帧过滤的定义与核心原理
帧过滤（Frame Filtering）是指网络设备根据预设的规则集，对接收到的以太网帧进行逐字段检查，并决定该帧是继续转发、丢弃还是定向到特定处理通道的过程。在TSN语境下，帧过滤不仅是传统二层交换机的VLAN过滤和MAC地址学习的延伸，更扩展到了基于流（Flow）的细粒度控制。IEEE 802.1Qci（Per-Stream Filtering and Policing，PSFP）标准定义了流过滤规则，它允许网络管理员为每个数据流（由目的MAC、VLAN ID、优先级等标识）独立配置准入条件，包括最大帧长度、带宽上限、门控状态等。
帧过滤的核心原理可以概括为“匹配-动作”（Match-Action）模型。匹配阶段，FPGA逻辑将接收帧的关键字段与TCAM（三态内容寻址存储器）或哈希表中的规则条目进行并行比较；动作阶段，根据匹配结果执行允许、丢弃、重定向或标记操作。在FPGA实现中，由于TCAM资源有限，通常采用“精确匹配表+掩码匹配表”的分级策略：第一级用哈希表快速匹配目的MAC+VID组合，第二级用少量TCAM条目处理通配规则。过滤规则的优先级处理也至关重要，高优先级规则必须覆盖低优先级规则，这要求硬件比较器具备优先级编码逻辑。
3.2 流量监管（Policing）与整形（Shaping）的区别
流量监管和流量整形都是带宽控制技术，但两者的处理机制和效果存在本质差异。流量监管（Policing）采用“令牌桶”或“漏桶”算法，对超出速率合约的帧直接丢弃或标记为低优先级（如将绿色标记为黄色或红色），它不引入额外延迟，但会导致突发流量被硬性裁剪。流量整形（Shaping）则通过队列缓存将超出速率的帧暂存，在后续时间窗口内平滑发送，它增加了端到端延迟和抖动，但避免了帧丢失，适用于对丢包敏感但对时延容忍度较高的流量。
在TSN网络中，这两种机制的分工非常明确：监管用于网络入口和中间节点，确保注入流量不超过合约速率，保护下游队列不被淹没；整形用于输出端口，配合802.1Qbv时间感知整形器，确保时间关键帧在门控窗口内优先发送。FPGA实现时，监管器通常采用双令牌桶（CBS，Credit-Based Shaper）算法，维护两个令牌桶：承诺信息速率（CIR）桶和突发尺寸（CBS）桶。每个时钟周期根据速率累加令牌，每发送一帧减去对应字节数的令牌，当令牌不足时判定为违规。
| 对比维度 | 流量监管（Policing） | 流量整形（Shaping） |
|---|---|---|
| 处理方式 | 超出即丢弃或标记 | 缓存后平滑发送 |
| 额外延迟 | 无（实时判定） | 有（排队等待） |
| 帧丢失 | 可能丢弃 | 一般不丢（队列满则丢） |
| 抖动影响 | 不增加抖动 | 增加抖动 |
| 典型应用 | 入口限速、流过滤 | 出口调度、Qbv配合 |
| FPGA资源 | 计数器+比较器，资源少 | FIFO+调度器，资源多 |
需要特别指出的是，TSN中的802.1Qci标准将过滤与监管合并为一个功能模块，称为“流过滤与监管”（PSFP）。它要求每个流都有独立的门控列表（Gate List）和流量计（Meter），门控列表控制帧在特定时间窗口内是否允许通过，流量计则监控长期速率。这种设计使得TSN交换机能够在入口处就完成对时间敏感流的保护，防止非合规流量干扰门控调度。
3.3 TSN中的帧过滤与流量监管需求分析
TSN网络对帧过滤与流量监管的需求可以归纳为三个层面：安全性需求、确定性需求和可管理性需求。安全性方面，工业现场网络中可能存在错误配置的终端、恶意攻击或广播风暴，帧过滤必须能够快速隔离异常流量，防止其影响关键控制环路。确定性方面，时间敏感流（如EtherCAT、Profinet IRT）要求端到端延迟有上界，流量监管必须确保任何时刻注入网络的流量不超过门控调度所假设的带宽上限，否则队列溢出将导致不可预测的延迟。可管理性方面，网络管理员需要能够动态调整过滤规则和监管参数，而无需重启设备，这要求FPGA实现支持规则的热更新。
从实现角度看，TSN帧过滤与流量监管面临三大技术挑战：线速处理、规则容量和时间同步。线速处理要求过滤和监管逻辑在单个时钟周期内完成对最小帧的处理，这对FPGA的流水线设计提出了极高要求。规则容量方面，一个典型的TSN交换机可能需要支持数千条流规则，每条规则包含多个匹配字段和动作参数，这需要高效的存储结构和查找算法。时间同步方面，802.1Qci的门控列表与802.1AS时间同步紧密耦合，门控切换必须在精确的时间点执行，误差通常要求小于1微秒，这要求FPGA中的门控逻辑直接由硬件定时器驱动，而非软件中断。
3.4 案例拆解：工业交换机入口的帧过滤与监管设计
以一个典型的工业TSN交换机设计为例，该交换机具有4个千兆端口，需要同时承载时间敏感的控制流量（周期1ms，每周期发送64字节）和背景视频流量（平均速率50Mbps，突发可达200Mbps）。设计目标是在入口处对两类流量进行隔离和监管，确保控制流量的最大延迟不超过100微秒。
初始现象与约束：在未启用过滤监管时，当视频流量突发时，交换机输出队列出现拥塞，控制帧的最大延迟达到500微秒，超出工业控制系统的要求。同时，由于广播帧的泛洪，CPU端口收到大量无效中断，导致管理面响应缓慢。
关键输入参数：控制流：目的MAC=01:00:5E:00:00:01，VID=100，PCP=7，帧长64字节，周期1ms，CIR=0.512Mbps，CBS=2KB。视频流：VID=200，PCP=3，CIR=50Mbps，CBS=50KB。广播帧：目的MAC=FF:FF:FF:FF:FF:FF，需限制为不超过1Mbps。
分析判断过程：首先，通过帧过滤规则将控制流识别为最高优先级流，并为其分配独立的门控窗口。其次，对视频流设置监管器，当突发超过CBS时，将多余帧标记为黄色（低优先级），在输出端口优先丢弃黄色帧。最后，对广播帧设置独立的监管器，超过1Mbps的广播帧直接丢弃，防止广播风暴。
实际操作步骤：在FPGA中实现三个过滤规则表：规则表1匹配控制流（精确匹配目的MAC+VID+PCP），动作=允许并映射到队列7；规则表2匹配视频流（VID=200），动作=允许并映射到队列3，同时关联监管器1；规则表3匹配广播帧（目的MAC全F），动作=允许但关联监管器2。监管器1采用双令牌桶，CIR=50Mbps，CBS=50KB；监管器2采用单令牌桶，CIR=1Mbps，CBS=4KB。
结果对比：启用过滤监管后，控制帧的最大延迟从500微秒降至80微秒，满足100微秒的约束。视频流在突发时，黄色标记帧占比约15%，在输出拥塞时优先丢弃黄色帧，视频画面出现轻微卡顿但控制环路完全不受影响。广播帧被限制在1Mbps以内，CPU中断频率降低了90%。
风险与代价：该方案消耗了FPGA约15%的LUT资源和20%的BRAM资源（用于规则表和令牌桶计数器）。规则表采用哈希查找，存在哈希冲突风险，需要设计冲突处理机制。此外，监管器的令牌桶计数器需要定期更新，更新频率与端口速率相关，在千兆端口下需每64ns更新一次，对时钟精度要求较高。
3.5 常见误区与设计要点总结
在帧过滤与流量监管的FPGA实现中，以下误区需要特别警惕：误区一：过滤规则越多越好。实际上，规则数量增加会线性增加查找延迟和资源消耗，建议将常用规则控制在32条以内，其余规则通过软件慢路径处理。误区二：监管器丢弃策略过于激进。对于时间敏感流，建议采用“标记+丢弃”两级策略，即先标记为黄色，仅在队列拥塞时才丢弃黄色帧，避免因瞬时突发导致不必要的丢帧。误区三：忽略帧间隙（IFG）的影响。以太网帧之间存在96ns的帧间隙，监管器的令牌计算必须考虑IFG，否则实际允许的带宽会偏高约7%。
设计要点总结如下：第一，帧过滤的匹配字段应支持可配置掩码，以适应不同协议栈的需求；第二，流量监管器的参数（CIR、CBS）应支持运行时动态更新，且更新过程不能中断正在进行的帧处理；第三，过滤与监管的判定结果应通过旁路总线传递给统计模块，用于网络监控和故障诊断；第四，在FPGA布局布线时，应将过滤和监管逻辑放置在靠近MAC接口的位置，减少信号传播延迟。
最后需要强调的是，帧过滤与流量监管并非孤立功能，它们与TSN的队列调度（802.1Qbv）、帧抢占（802.1Qbu）和流预留（802.1Qcc）紧密协作。过滤监管确保了进入网络的流量符合合约，而调度整形则负责在输出端口实现时间确定性。在FPGA设计中，建议将过滤监管模块与队列管理模块通过标准AXI-Stream接口连接，并定义清晰的元数据格式（如帧长度、优先级、颜色标记），以便后续模块直接使用判定结果。