2、TSN基础：时间敏感网络核心概念、IEEE 802.1Qbv/Qbu/Qci等标准概述、TSN与普通以太网的区别

时间敏感网络（Time-Sensitive Networking, TSN）并非一项单一技术，而是由IEEE 802.1任务组制定的一系列扩展标准的集合，旨在将标准以太网改造为具有确定性传输能力的网络基础设施。在工业控制、车载网络、专业音视频等场景中，数据不仅要求“送达”，更要求“准时送达”。TSN通过时间同步、流量调度、帧抢占和帧过滤等机制，在保留以太网生态兼容性的前提下，为关键数据流提供有界时延、低抖动和零拥塞丢失的传输保障。对于FPGA实现者而言，理解TSN的协议分层与核心机制，是后续设计帧过滤与流量监管逻辑的前提。

2.1 TSN核心概念与协议分层

TSN的核心理念是将“尽力而为”的以太网改造为“有界时延”的确定性网络。其协议族在标准以太网MAC层之上增加了多个子层，每个子层解决一个特定的确定性问题。从FPGA实现的角度看，这些子层最终都映射为硬件逻辑中的具体模块：时间同步模块、门控调度模块、帧抢占模块和流过滤监管模块。

TSN协议族可划分为四个功能域：时间同步域（IEEE 802.1AS）、调度与整形域（IEEE 802.1Qbv、802.1Qbu、802.1Qav）、帧过滤与监管域（IEEE 802.1Qci）以及可靠性域（802.1CB、802.1Qca）。其中，Qbv、Qbu和Qci是FPGA实现帧过滤与流量监管功能时最直接相关的三个标准。

标准编号	功能定位	核心机制	FPGA实现要点
IEEE 802.1AS	时间同步	gPTP（广义精确时间协议），基于PTP的简化版本，支持多跳同步	硬件时间戳、时钟伺服、PTP报文解析
IEEE 802.1Qbv	时间感知调度	每个队列配置门控列表（Gate Control List），按时间窗口开关队列	门控状态机、列表存储、时间基准对齐
IEEE 802.1Qbu	帧抢占	允许高优先级帧打断低优先级帧的传输，被抢占帧后续恢复	帧分割与重组、mCRC计算、MAC接口扩展
IEEE 802.1Qci	帧过滤与监管	基于流ID的过滤、门控状态、令牌桶流量监管	流表匹配、门控状态机、令牌桶算法硬件化

2.2 IEEE 802.1Qbv：时间感知调度器

802.1Qbv定义了时间感知整形器（Time-Aware Shaper, TAS），其核心思想是将每个出口端口划分为最多8个流量队列，每个队列对应一个优先级。通过配置门控列表（GCL），在特定时间窗口内打开或关闭特定队列的传输门。这样，关键流量（如实时控制帧）可以在预留的时间窗口内独占链路，从而获得确定的时延上限。

FPGA实现Qbv的关键在于门控列表的存储与切换逻辑。门控列表通常以循环数组的形式存储在FPGA内部的Block RAM中，每个表项包含队列门控状态和持续时间。硬件逻辑需要根据当前时间戳查找对应的表项，并在时间边界精确切换门控状态。切换误差必须控制在纳秒级，否则会破坏整个网络的调度计划。

// 门控列表示例（8个队列，每个表项持续时间为100μs）
// 表项0：队列0-3开启，队列4-7关闭，持续100μs
// 表项1：队列0-1开启，队列2-7关闭，持续50μs
// 表项2：队列0开启，队列1-7关闭，持续200μs
// 循环周期 = 350μs
GCL[0] = {gate_state: 0x0F, duration: 100_000};  // 低4位为1表示开启
GCL[1] = {gate_state: 0x03, duration: 50_000};
GCL[2] = {gate_state: 0x01, duration: 200_000};

在FPGA设计中，门控切换逻辑通常采用两级流水线：第一级根据当前时间戳从BRAM中读取表项，第二级在时间边界到达时更新队列门控信号。为了减少时间误差，建议使用Dedicated Clock Resource驱动门控切换逻辑，并在布局布线时约束关键路径。

2.3 IEEE 802.1Qbu：帧抢占机制

802.1Qbu允许高优先级帧（如时间关键的控制帧）在传输过程中打断低优先级帧（如普通数据帧）的发送。被抢占的帧在后续时间继续传输，接收端负责重新组装。这一机制显著降低了高优先级帧的等待时延，避免了“队头阻塞”问题。

帧抢占的硬件实现涉及帧分割与重组。发送端在检测到高优先级帧需要发送时，若当前正在传输低优先级帧，则在帧的任意字节边界处暂停传输，并发送一个“可表达帧”标记（mCRC）。接收端根据mCRC识别被抢占的帧，并在后续收到剩余部分时进行重组。FPGA实现时，需要额外的FIFO存储被抢占帧的中间状态，同时需要修改MAC层的CRC计算逻辑。

帧类型	帧格式	处理方式
可表达帧（Express Frame）	标准以太网帧，优先级高	可随时抢占链路，无需等待
可抢占帧（Preemptable Frame）	标准以太网帧，优先级低	可被中断，中断后发送mCRC标记
mCRC片段	包含原始帧的CRC校验值	接收端用于验证帧完整性

2.4 IEEE 802.1Qci：帧过滤与流量监管

802.1Qci是本章节的核心标准，它定义了流过滤器（Stream Filter）、流门控（Stream Gate）和流量监管（Meter）三个子模块。流过滤器根据帧的优先级、VLAN ID、目的MAC地址等字段进行匹配，将帧归类到不同的流实例；流门控根据时间窗口控制每个流实例的帧是否允许通过；流量监管则采用令牌桶算法限制每个流实例的带宽。

FPGA实现Qci时，流过滤器通常使用TCAM（三态内容寻址存储器）或哈希表实现。TCAM支持通配符匹配，适合灵活配置的过滤规则；哈希表则更适合大量精确匹配规则。流门控的状态机与Qbv的门控列表类似，但粒度更细——每个流实例都有独立的门控状态。流量监管的令牌桶算法需要维护令牌计数器和时间戳，FPGA中可使用DSP切片实现乘加运算，以支持高精度令牌更新。

// Qci流实例配置示例
// 流实例0：匹配VLAN 100，优先级5，门控开启，CIR=10Mbps，CBS=2048字节
// 流实例1：匹配VLAN 200，优先级3，门控关闭，CIR=1Mbps，CBS=512字节
// 流实例2：匹配所有广播帧，门控开启，CIR=5Mbps，CBS=1024字节

stream_instance[0] = {
  filter: {vlan_id: 100, priority: 5},
  gate: {state: OPEN, time_window: 0xFFFF},
  meter: {cir: 10_000_000, cbs: 2048}
};

2.5 TSN与普通以太网的区别

TSN与普通以太网的本质区别在于“确定性”。普通以太网采用CSMA/CD（载波侦听多址访问/冲突检测）机制，节点在发送前侦听信道，冲突后随机退避，导致时延不可预测。TSN通过以下机制消除不确定性：

• 时间同步：所有节点共享同一时钟，时延计算有明确基准。
• 门控调度：关键流在预留时间窗口内独占链路，不受其他流量干扰。
• 帧抢占：紧急帧可打断普通帧，减少紧急等待时间。
• 流监管：限制非关键流量的带宽，防止其冲击关键流。

对比维度	普通以太网	TSN
时延特性	不确定，受网络负载影响	有界时延，最坏情况可计算
时钟同步	无需同步	IEEE 802.1AS，精度±1μs
流量调度	优先级队列（QoS）	时间感知门控 + 帧抢占
带宽保障	无硬性保障	令牌桶监管，CIR/CBS可配置
故障恢复	STP/RSTP，秒级	802.1CB，无缝冗余

2.6 案例拆解：车载TSN交换机FPGA原型验证

某智能驾驶项目需要在一台4端口车载TSN交换机上验证Qbv+Qci的协同功能。交换机基于FPGA实现，要求支持8个优先级队列，每端口支持4个Qci流实例。项目目标是将控制帧（周期1ms，长度128字节）的端到端时延控制在100μs以内，同时保证视频流（带宽50Mbps）不干扰控制帧。

初始现象与目标：在未启用TSN功能时，控制帧的时延抖动达到±500μs，无法满足要求。启用Qbv后，控制帧时延降至80μs±10μs，但视频流突发时仍会偶发丢包。进一步启用Qci后，视频流被限制在50Mbps，控制帧时延稳定在85μs±5μs。

关键参数配置：

// Qbv门控列表（周期1ms）
GCL[0]: 队列7（控制帧）开启，持续50μs
GCL[1]: 队列6-5（音视频）开启，持续200μs
GCL[2]: 队列4-0（尽力而为）开启，持续750μs

// Qci流实例配置
流实例0：匹配控制帧（VLAN 100, 优先级7），CIR=10Mbps, CBS=2048
流实例1：匹配视频流（VLAN 200, 优先级5），CIR=50Mbps, CBS=8192
流实例2：匹配其他流量，CIR=100Mbps, CBS=4096

分析判断过程：通过Wireshark抓包分析发现，视频流突发时，队列6的瞬时占用率达到100%，导致控制帧在队列7中等待。启用Qci后，视频流被限制在50Mbps，队列6的占用率降至80%，控制帧的等待时间显著缩短。

实际操作步骤：首先在FPGA中实现802.1AS时间同步模块，确保所有端口共享同一时钟；然后实现Qbv门控调度器，配置上述GCL列表；最后实现Qci流过滤器与令牌桶监管器。在调试过程中，使用逻辑分析仪抓取门控切换信号，发现门控切换延迟约120ns，通过优化布局布线将延迟降至80ns。

结果对比：启用全部TSN功能后，控制帧时延为85μs±5μs，满足100μs的指标要求；视频流无丢包，带宽稳定在50Mbps。相比未启用TSN时，时延抖动降低了98%。

风险与代价：Qbv门控列表的配置需要精确的时间同步，若同步误差超过1μs，门控窗口会偏移，导致控制帧被错误丢弃。此外，Qci的令牌桶参数需要根据实际流量动态调整，否则可能误伤正常流量。

复盘经验：FPGA实现TSN时，建议将时间同步模块作为最高优先级设计，所有其他模块的时间基准都从该模块派生。门控列表和流过滤规则应支持运行时更新，以便在测试中快速调整参数。此外，建议在FPGA中增加统计计数器，用于监控每个流实例的帧通过数、丢弃数和令牌桶状态，便于现场排障。