1. DRC 基础概念：什么是设计规则检查（DRC）、DRC 在芯片设计流程中的位置、Calibre 工具简介
1.1 什么是设计规则检查（DRC）
设计规则检查（Design Rule Check，DRC）是集成电路物理验证中最核心的步骤之一。它通过一组由晶圆厂（Foundry）提供的几何约束规则，自动检查版图（Layout）中所有图形是否满足制造工艺的物理极限。DRC 的本质是“用数学几何运算替代物理试错”，在芯片流片前发现潜在的光刻、刻蚀、CMP 等工艺缺陷。
核心认知： DRC 规则不是“建议”，而是“硬约束”。违反 DRC 的版图在制造时可能直接导致短路、断路、栅极失效或器件性能漂移，严重时整片晶圆报废。
常见的 DRC 规则类别包括：
| 规则类别 | 典型检查项 | 物理意义 |
|---|---|---|
| 宽度规则（Width） | 最小线宽、最小沟道长度 | 光刻分辨率极限，过细线条可能断裂 |
| 间距规则（Spacing） | 同层间距、不同层间距 | 防止桥接、漏电或寄生击穿 |
| 包围规则（Enclosure） | 接触孔/通孔包围、阱包围 | 确保接触可靠，避免边缘短路 |
| 密度规则（Density） | 金属密度、有源区密度 | CMP 平坦化要求，防止凹陷或凸起 |
| 天线规则（Antenna） | 栅极天线比 | 等离子体刻蚀时避免栅氧化层击穿 |
1.2 DRC 在芯片设计流程中的位置
DRC 位于数字/模拟后端设计的物理验证（Physical Verification）阶段，是流片（Tapeout）前的最后一道自动化防线。下图展示了从 RTL 到 GDS 的典型流程中 DRC 的定位：
流程关键点：
- DRC 通常在详细布线（Detail Routing）完成后立即启动，此时版图已包含所有金属互连。
- DRC 与 LVS（Layout vs. Schematic）是并行或串行关系，但业界最佳实践是先 DRC 后 LVS，因为 DRC 违例可能改变拓扑连接。
- DRC 修复后需要重新运行 DRC，直到零违例（Zero DRC）才能进入签核（Signoff）阶段。
1.3 Calibre 工具简介
Calibre 是西门子 EDA（原 Mentor Graphics）推出的业界标准物理验证工具套件，其 DRC 模块被全球绝大多数晶圆厂（台积电、三星、中芯国际、格芯等）指定为官方签核工具。Calibre DRC 的核心竞争力在于：
- 层次化处理（Hierarchical Processing）：利用版图的层次结构，只对发生变化的部分进行增量检查，大幅缩短运行时间。
- 高性能几何引擎：支持多线程并行计算，可处理数十亿多边形的大规模 SoC 版图。
- 丰富的规则语言（SVRF / Tcl）：晶圆厂使用 Standard Verification Rule Format（SVRF）编写规则，Calibre 直接解析执行。
- 结果查看与交互修复：通过 Calibre RVE（Results Viewing Environment）图形化定位违例，支持版图编辑器的实时交互。
Calibre DRC 的运行流程可概括为以下步骤：
- 输入准备：GDSII/OASIS 版图文件 + Foundry 提供的 DRC 规则文件（.svrf/.rul）。
- 规则编译：Calibre 将 SVRF 规则编译为内部可执行格式，同时进行规则一致性检查。
- 几何运算：对版图各层执行 AND、OR、NOT、SIZE、WIDTH、SPACING 等布尔和几何操作。
- 违例报告：生成 ASCII 格式的 DRC 报告（.drc）和二进制数据库（.db），包含违例坐标、类型、层信息。
- 结果查看：使用 Calibre RVE 或第三方版图编辑器（如 Virtuoso、ICV）加载结果进行修复。
常见误区： 初学者常认为 DRC 规则文件是“通用”的。实际上，每个工艺节点（如 28nm、16nm、7nm）甚至同一节点的不同晶圆厂版本（如 Rev1.0 vs Rev2.0）的规则文件都不同。使用错误的规则文件可能导致大量假错（False Violation）或漏检（Missed Violation）。
下表对比了 Calibre DRC 与其他主流 DRC 工具的特点：
| 特性 | Calibre DRC | ICV (Synopsys) | PVS (Cadence) |
|---|---|---|---|
| 市场占有率 | ~70%（签核标准） | ~20% | ~10% |
| 规则语言 | SVRF / Tcl | SVDB / Tcl | PDR / Tcl |
| 层次化处理 | 原生层次化 + 增量 | 层次化 | 层次化 |
| 晶圆厂支持 | 所有主流 Foundry | 部分 Foundry | 部分 Foundry |
| 运行速度（典型 SoC） | 基准 | 1.2x ~ 1.5x | 0.8x ~ 1.2x |