4. 常见DRC规则类型（二）：天线效应规则、密度规则、阱/衬底接触规则、闩锁效应规则
本章继续深入解析四类对芯片可靠性与良率至关重要的DRC规则。天线效应规则与密度规则主要影响制造过程中的物理完整性，而阱/衬底接触规则与闩锁效应规则则直接关系到芯片在工作状态下的电学稳定性。理解这些规则的内在机理与检查方法，是物理验证工程师从“能跑DRC”进阶到“能分析DRC”的关键一步。
4.1 天线效应规则 (Antenna Rule)
天线效应（Process Antenna Effect, PAE）是等离子体工艺（如刻蚀、灰化）中特有的损伤现象。当大面积的金属或多晶硅层（充当“天线”）连接到栅极时，在工艺过程中会收集等离子体中的电荷，导致栅氧化层电压过高而击穿。
4.1.1 天线规则检查方式
- 累计天线比 (Cumulative Antenna Ratio, CAR)： 考虑所有连接到同一栅极的导体层（M1, M2, ...）的累计面积，更接近实际电荷收集情况。
- 分段天线比 (Partial Antenna Ratio, PAR)： 仅检查当前层在未与上层连接前的天线比，用于定位具体是哪一层引入了风险。
- 跳线检查 (Jumper Check)： 检查是否通过上层金属将“天线”层断开，从而在后续工艺中释放电荷。
| 检查类型 | 计算方式 | 应用场景 |
|---|---|---|
| 累计天线比 (CAR) | Σ(各层天线面积) / 栅极面积 | 最终签核 (Sign-off) 检查，最严格 |
| 分段天线比 (PAR) | 当前层天线面积 / 栅极面积 | Debug 分析，定位问题层 |
| 跳线检查 | 检查天线层是否被上层金属切断 | 验证修复措施是否有效 |
4.1.2 天线效应规则SVG流程图
下图展示了天线效应的产生、检查与修复的完整流程。
4.2 密度规则 (Density Rule)
密度规则（又称“金属密度规则”或“图形密度规则”）是化学机械抛光（CMP）工艺的产物。CMP 过程中，如果芯片表面金属或介质图形密度分布不均，会导致“碟形凹陷”（Dishing）或“侵蚀”（Erosion），影响层间平坦度和后续光刻精度。
4.2.1 密度规则检查参数
- 窗口大小 (Window Size)： 工艺定义的滑动窗口尺寸，决定了密度计算的局部范围。
- 最小密度 (Min Density)： 窗口内金属图形面积占比的下限，通常为 20%~30%。
- 最大密度 (Max Density)： 窗口内金属图形面积占比的上限，通常为 70%~80%。
- 密度梯度 (Density Gradient)： 相邻窗口之间密度变化的最大允许值，防止密度突变。
4.2.2 密度填充 (Dummy Fill)
当设计不满足密度规则时，EDA工具会自动插入“虚拟图形”（Dummy Pattern）。这些图形不连接任何电学节点，仅用于平衡密度。
| 填充类型 | 特点 | 应用场景 |
|---|---|---|
| 平铺填充 (Tiled Fill) | 规则排列的方块或条状图形 | 大面积空白区域，密度提升快 |
| 随机填充 (Random Fill) | 不规则形状，避免形成周期性结构 | 敏感模拟区域，减少耦合噪声 |
| 浮空填充 (Floating Fill) | 不与任何网络连接 | 标准数字逻辑区域 |
| 接地填充 (Grounded Fill) | 连接到固定电位（VSS） | RF或高精度模拟区域，防止浮空天线效应 |
4.3 阱/衬底接触规则 (Well/Substrate Contact Rule)
阱/衬底接触规则旨在确保芯片内部所有阱区和衬底都得到良好的电位偏置。缺乏足够接触的区域会形成“浮空阱”或“浮空衬底”，极易引发闩锁效应或噪声耦合。
4.3.1 关键检查参数
- 接触间距 (Contact-to-Contact Spacing)： 同一阱内两个相邻接触之间的最大允许距离。
- 阱边距 (Well Edge Distance)： 接触孔到阱边界的最大允许距离。
- 接触密度 (Contact Density)： 单位面积内接触孔的最小数量。
- 阱电位连接 (Well Tie)： 检查阱是否通过金属层正确连接到对应的电源网络。
4.3.2 阱/衬底接触规则SVG结构图
下图展示了标准CMOS反相器中，N阱和P衬底接触的正确布局要求。
4.4 闩锁效应规则 (Latch-up Rule)
闩锁效应是CMOS电路中一种潜在的自锁失效机制。它由寄生的PNPN结构（N阱/P衬底/P+/N+）触发，一旦导通，会形成低阻抗大电流通路，导致电路功能失效甚至烧毁。
4.4.1 闩锁效应预防规则
- 阱/衬底接触间距 (Guard Ring Spacing)： 在NMOS和PMOS周围必须放置足够密集的接触孔，降低阱和衬底的寄生电阻。
- 保护环 (Guard Ring)： 在I/O或敏感电路周围，使用连续的P+环（接VSS）和N+环（接VDD）来隔离寄生电流。
- 源漏间距 (Source/Drain to Well Edge)： 增加N+有源区到P阱边界的距离，或P+有源区到N阱边界的距离，提高寄生三极管的基区宽度。
- 阱间距 (Well-to-Well Spacing)： 不同电位阱之间的最小间距，防止寄生PNP和NPN管相互耦合。
4.4.2 闩锁效应规则参数对比表
| 规则参数 | 物理含义 | 违反后果 |
|---|---|---|
| Guard Ring 宽度 | 保护环的物理宽度 | 过窄无法有效收集载流子 |
| Guard Ring 间距 | 保护环到有源区的距离 | 过远导致保护失效 |
| 阱接触间距 | 阱内接触孔之间的最大距离 | 过大导致阱电位浮动，触发闩锁 |
| 源漏到阱边距 | 有源区到阱边界的距离 | 过小降低寄生三极管基区宽度，易触发 |
| 阱间距 | N阱到P阱的最小距离 | 过小导致寄生PNPN结构增益过高 |
4.4.3 闩锁效应寄生结构SVG示意图
下图展示了CMOS反相器中寄生的PNPN结构，以及保护环如何阻断闩锁路径。
4.5 本章小结
天线效应、密度、阱/衬底接触和闩锁效应规则，共同构成了芯片物理验证中“可靠性”维度的核心检查项。天线规则保护栅氧化层，密度规则保障CMP平坦度，阱/衬底接触规则确保电位稳定，闩锁效应规则防止寄生结构导通。在实战中，这些规则往往相互关联——例如，密度填充不当可能引入新的天线风险，而阱接触不足则直接加剧闩锁效应。物理验证工程师需要具备系统思维，在修复一类规则违例时，避免引入新的问题。