芯片物理验证DRC结果分析全套资料：规则与实战 - 第1节
1.1 什么是设计规则检查（DRC）
设计规则检查（Design Rule Check，DRC）是芯片物理验证中最基础、最核心的步骤。它通过一组由晶圆厂（Foundry）提供的几何约束规则，自动检查版图（Layout）中所有图形是否满足制造工艺的物理极限。DRC 的本质是“几何正确性”验证——确保版图上的每一层图形、每一条边、每一个间距都不会在光刻、刻蚀、沉积等工艺环节中导致短路、断路或图形失真。
核心观点：DRC 不检查电路功能，只检查“画得对不对”。如果版图违反了 DRC 规则，芯片在制造后几乎必然出现物理缺陷或性能退化。
DRC 检查的典型对象
| 检查类别 | 典型规则 | 违反后果 |
|---|---|---|
| 宽度（Width） | 金属线最小宽度 ≥ 0.1μm | 金属线断裂或电阻剧增 |
| 间距（Spacing） | 同层金属间距 ≥ 0.12μm | 桥接短路 |
| 包围（Enclosure） | 通孔被上下层金属完全包围 ≥ 0.04μm | 通孔接触不良或开路 |
| 密度（Density） | 金属密度在 20%~80% 之间 | CMP 平坦化不均导致厚度偏差 |
| 天线效应（Antenna） | 栅极连接金属面积比 ≤ 指定值 | 等离子体损伤栅氧化层 |
1.2 DRC 在芯片设计流程中的位置
DRC 位于芯片设计流程的后端（Backend）阶段，紧接在布局布线（Place & Route）之后，是流片（Tapeout）前的最后一道几何防线。下图展示了 DRC 在完整数字芯片设计流程中的位置：
实战经验：在先进工艺（7nm 及以下）中，DRC 规则数量可达数千条，且包含大量“建议规则”（Recommended Rule）。建议规则虽非强制，但违反会显著降低良率，建议在时间允许时尽量修复。
1.3 DRC 与 LVS / ERC 的关系
物理验证包含三大支柱：DRC（设计规则检查）、LVS（版图与电路一致性检查）和ERC（电气规则检查）。三者分工明确，共同构成流片前的质量防线。
三者的核心区别
| 验证类型 | 检查对象 | 验证目标 | 典型工具 |
|---|---|---|---|
| DRC | 版图几何图形 | 制造工艺可行性 | Calibre DRC、ICV |
| LVS | 版图 vs 电路网表 | 电路连接正确性 | Calibre LVS、ICV |
| ERC | 版图电气特性 | 电源/地/浮空/天线 | Calibre PERC、ICV |
DRC 与 LVS 的协作流程
在实际项目中，DRC 和 LVS 通常交替执行，形成“先几何、后电气”的迭代闭环：
- 第一轮 DRC：快速扫描版图，清除明显的几何违例（如间距、宽度错误）。
- 第一轮 LVS：提取版图网表，与原始电路网表比对，修正连接错误。
- 第二轮 DRC：LVS 修改可能引入新的几何违例，需重新检查。
- 第二轮 LVS：确认连接无误后，进行最终 LVS 签核。
- ERC 专项检查：在 DRC/LVS 通过后，执行天线效应、浮空节点、电源域交叉等电气规则检查。
常见误区：部分工程师认为 DRC 通过后 LVS 一定通过，或反之。实际上，DRC 和 LVS 检查的是完全不同的维度——版图几何完美但连接错误，或连接正确但几何违例，都是常见情况。必须两者都通过才能进入下一阶段。
ERC 的特殊地位
ERC 虽然常被归入 LVS 工具套件，但其检查内容独立于电路功能。典型的 ERC 检查包括：
- 天线效应（Antenna Rule）：检查长金属线在等离子体刻蚀中收集电荷是否可能损伤栅氧化层。
- 浮空节点（Floating Node）：检查电路中是否存在未连接的栅极或扩散区。
- 电源域交叉（Power Domain Crossing）：检查不同电压域之间是否存在未加电平转换器的直接连接。
- 阱/衬底连接（Well/Substrate Contact）：检查每个阱区是否有足够的衬底接触。
在先进工艺中，ERC 的规则数量已接近甚至超过 DRC，成为物理验证中不可忽视的一环。