3、ESD保护基本原理：ESD事件模型（HBM/CDM/MM）、保护窗口与触发电压、t22ulp工艺下的ESD设计窗口
3.1 ESD事件模型：HBM / CDM / MM
ESD（静电放电）事件是集成电路在制造、封装、运输及装配过程中面临的主要可靠性威胁。不同来源的静电放电具有不同的能量、持续时间和电流波形，因此需要针对性的模型来模拟其放电行为。工业界主要采用以下三种标准化模型：
| 模型 | 全称 | 放电来源 | 上升时间 | 持续时间 | 峰值电流（2kV） | 等效电路 |
|---|---|---|---|---|---|---|
| HBM | 人体放电模型 | 带电人体接触芯片引脚 | 2 ~ 10 ns | ~150 ns | ~1.33 A | 100 pF 电容 + 1.5 kΩ 电阻 |
| CDM | 充电器件模型 | 芯片自身带电后对地放电 | < 0.5 ns | ~1 ~ 2 ns | ~5 ~ 15 A（视封装） | 低寄生电感 + 小电容 |
| MM | 机器放电模型 | 金属工具或机械臂接触芯片 | ~5 ~ 30 ns | ~80 ns | ~2.5 A | 200 pF 电容 + 0 Ω 电阻 |
设计要点：在 t22ulp 工艺中，CDM 事件因其极短的上升时间（<0.5 ns）和极高的峰值电流，对 LVDS I/O 的栅氧完整性构成最大威胁。HBM 和 MM 则主要考验寄生 BJT 导通能力和金属互连的电流承受能力。
下图展示了三种 ESD 模型的归一化电流波形对比，直观反映其时间尺度和能量密度的差异：
3.2 保护窗口与触发电压
ESD 保护结构的设计核心在于“保护窗口”的合理定义。保护窗口是指 ESD 器件在正常工作电压与栅氧击穿电压之间所占据的安全工作区域。保护窗口的上下边界由以下关键电压决定：
- VDD（电源电压）：LVDS 接口的标称工作电压，t22ulp 工艺中为 1.8V 或 2.5V。
- Vt1（触发电压）：ESD 保护器件开始导通大电流的电压点。对于 GG-NMOS（栅接地 NMOS），Vt1 通常等于寄生 BJT 的击穿电压 BVCEO。
- Vh（维持电压）：器件进入回滞（snapback）状态后的最低电压。Vh 必须高于 VDD 以避免闩锁（latch-up）。
- Vt2（二次击穿电压）：器件发生热失效前的临界电压，对应最大承受电流 It2。
- Vox（栅氧击穿电压）：MOS 管栅氧化层发生不可逆击穿的电压，t22ulp 工艺中约为 2×VDD ~ 3×VDD。
保护窗口设计准则：
VDD < Vh < Vt1 < Vox
即：维持电压高于电源电压，触发电压低于栅氧击穿电压，确保 ESD 事件时保护器件先于内部电路导通。
VDD < Vh < Vt1 < Vox
即：维持电压高于电源电压，触发电压低于栅氧击穿电压，确保 ESD 事件时保护器件先于内部电路导通。
下图展示了 ESD 保护窗口的电压边界关系，以及 snapback 特性曲线中的关键节点：
3.3 t22ulp 工艺下的 ESD 设计窗口
t22ulp（22nm 超低功耗）工艺节点具有以下与 ESD 设计密切相关的工艺特征，这些特征直接决定了 ESD 保护窗口的边界：
- 超薄栅氧（GOX）：t22ulp 工艺的栅氧化层厚度约为 1.2 ~ 1.5 nm，栅氧击穿电压 Vox 仅为 3.5 ~ 4.5 V（1.8V 器件）或 5.0 ~ 6.0 V（2.5V 器件）。
- 低触发电压需求：由于 Vox 大幅降低，ESD 器件的 Vt1 必须控制在 3.0 ~ 4.0 V（1.8V I/O）或 4.5 ~ 5.5 V（2.5V I/O）以内。
- 窄保护窗口：VDD 与 Vox 之间的电压余量从 90nm 时代的 4~5 V 缩小到 t22ulp 的 1.5~2.5 V，保护窗口急剧收窄。
- 寄生 BJT 触发优化：GG-NMOS 的寄生 BJT 触发电压 BVCEO 在 t22ulp 中约为 3.8 ~ 4.2 V，需通过版图工程（如 salicide 阻挡、增加 P+ 注入距离）微调。
| 参数 | 1.8V I/O 器件 | 2.5V I/O 器件 | 说明 |
|---|---|---|---|
| VDD（工作电压） | 1.8 V | 2.5 V | LVDS 电源域 |
| Vox（栅氧击穿） | 3.5 ~ 4.5 V | 5.0 ~ 6.0 V | 超薄栅氧限制 |
| Vt1（触发电压） | 3.0 ~ 4.0 V | 4.5 ~ 5.5 V | 需低于 Vox 20% |
| Vh（维持电压） | 2.0 ~ 2.5 V | 2.8 ~ 3.5 V | 需高于 VDD |
| It2（二次击穿电流） | > 1.5 mA/μm | > 2.0 mA/μm | HBM 2kV 要求 |
| 保护窗口宽度 | ~1.5 V | ~2.0 V | 极窄，需精确控制 |
工艺风险提示：t22ulp 工艺中，LVDS 接口的共模电压范围（0 ~ 2.4V）可能接近 Vh 值。若 Vh 设计过低，在共模电压波动时可能触发 ESD 保护器件误开启，导致信号失真或静态功耗异常。建议在版图设计阶段通过 TCAD 仿真验证 Vh 的工艺角分布。
针对 t22ulp 工艺的窄窗口挑战，LVDS IP 的 ESD 保护结构通常采用以下优化策略：
- 低触发电压器件选择：使用 LVTSCR（低压触发硅控整流器）替代传统 GG-NMOS，将 Vt1 降低至 3.0 V 以下。
- 多级保护网络：在 I/O PAD 与内部电路之间布置两级 ESD 钳位，第一级承担主要泄放电流，第二级限制电压过冲。
- RC 耦合触发电路：为 GG-NMOS 增加 RC 耦合触发网络，利用 ESD 脉冲的快速上升沿提前开启 NMOS，降低有效 Vt1。
- 版图级电流均衡：通过叉指（multi-finger）布局和金属线宽优化，确保各指均匀导通，避免局部热点导致 It2 提前失效。
下表总结了 t22ulp 工艺下不同 ESD 保护器件的关键参数对比，为 LVDS IP 的器件选型提供参考：
| 器件类型 | Vt1 (V) | Vh (V) | It2 (mA/μm) | 面积效率 | 适用场景 |
|---|---|---|---|---|---|
| GG-NMOS（标准） | 4.0 ~ 4.5 | 2.0 ~ 2.5 | 1.5 ~ 2.0 | 中等 | 2.5V I/O，非关键路径 |
| GG-NMOS + RC 触发 | 3.2 ~ 3.8 | 2.0 ~ 2.5 | 1.8 ~ 2.2 | 中等 | 1.8V I/O，窄窗口优化 |
| LVTSCR | 2.8 ~ 3.2 | 1.8 ~ 2.2 | 3.0 ~ 4.0 | 高 | LVDS 高速 I/O，低电容需求 |
| 二极管串（Dual-diode） | 0.7 ~ 1.4 | — | — | 低 | 辅助钳位，配合主器件使用 |
t22ulp LVDS IP 设计建议：对于 1.8V LVDS 接口，推荐采用“RC 触发 GG-NMOS + 二极管串”的混合保护方案，在保证 Vt1 < 3.5 V 的同时，利用二极管串提供额外的 CDM 保护路径。对于 2.5V LVDS 接口，LVTSCR 因其高 It2 和低寄生电容，是更优的主保护器件选择。