2. LVDS IP核心电路架构
LVDS（Low-Voltage Differential Signaling）IP 的核心在于发送器与接收器的协同工作，以及精确的共模反馈与摆幅控制。在 t22ulp 工艺下，版图布局的初步规划必须紧密围绕电路拓扑展开，以最小化寄生、匹配误差和 ESD 风险。
2.1 LVDS发送器基本拓扑
发送器（Driver）的核心是一个电流模式差分对，典型结构为 H-Bridge 或 电流源 + 开关对。在 t22ulp 中，推荐使用 3.5mA 电流源 + 4 管 H 桥 拓扑，以兼容低功耗与高速需求。
| 组件 | 功能 | t22ulp 设计要点 |
|---|---|---|
| 尾电流源 (ISS) | 提供恒定差分电流（典型 3.5mA） | 使用 cascode 结构提升输出阻抗，抑制共模噪声 |
| 开关对 (M1-M4) | 切换电流方向，产生差分输出 | 采用厚栅器件（1.8V/2.5V）防止过压击穿 |
| 输出电阻 (Rterm) | 匹配 100Ω 差分阻抗 | 版图内集成多晶硅电阻，温度系数需与片外匹配 |
| 预驱动级 | 整形输入信号，减少开关交叠 | 加入死区时间控制，避免直通电流 |
ESD 敏感点： 发送器输出节点（OUTP/OUTN）直接暴露在片外，需放置 双二极管 + 电源钳位 的初级保护；内部电流源节点需放置 GGNMOS 作为次级保护。
2.2 LVDS接收器基本拓扑
接收器（Receiver）采用 差分比较器 + 迟滞 结构，核心是宽共模输入范围的差分对。t22ulp 接收器需支持 0V 至 2.4V 的共模范围，因此输入级常采用 互补差分对（NMOS + PMOS）。
- 输入级： NMOS 与 PMOS 差分对并联，确保全共模范围内至少有一对处于饱和区。
- 负载级： 使用二极管连接负载或交叉耦合负载，提供单端转换增益。
- 迟滞比较器： 内置 25mV ~ 50mV 迟滞窗口，抑制输入噪声。
- 输出缓冲： 将比较结果整形为 CMOS 电平（1.8V/1.2V）。
版图匹配提示： 接收器输入差分对必须采用 共质心（Common-Centroid） 布局，且 dummy 器件数量 ≥ 2，以消除工艺梯度引起的失调。
2.3 共模反馈与摆幅控制
LVDS 标准要求输出共模电压稳定在 1.2V ± 0.1V，差分摆幅为 250mV ~ 450mV。t22ulp 中采用 连续时间共模反馈（CMFB） 环路实现精确控制。
ESD 与共模反馈的冲突： 共模检测电阻 RCM 通常取值 10kΩ~50kΩ，但 ESD 事件下该电阻会承受高压。建议在 RCM 两端并联 ESD 钳位二极管，防止电阻击穿导致共模反馈失效。
2.4 版图布局初步规划
基于 t22ulp 工艺的 LVDS IP 版图布局需遵循 “信号流向清晰、敏感模块隔离、ESD 路径最短” 三大原则。以下为初步规划清单：
| 模块区域 | 布局位置 | 关键注意事项 |
|---|---|---|
| 发送器核心 (Driver Core) | 靠近 PAD 侧（左侧或右侧） | 输出走线宽度 ≥ 10μm，减少 IR drop |
| 接收器核心 (Receiver Core) | 远离发送器，置于芯片内侧 | 输入差分对需共质心，周围加 guard ring |
| 共模反馈与偏置 | 发送器与接收器之间 | 偏置电流镜采用同方向布局，匹配误差 < 1% |
| ESD 保护器件 | 紧贴 PAD，与核心电路间距 < 50μm | 主保护（双二极管）与次级保护（GGNMOS）间距需满足 snapback 触发条件 |
| 电源/地网络 | 顶层金属（M6/M7）环形供电 | VDDIO (2.5V) 与 VDDCORE (1.2V) 严格分离，避免 latch-up |
初步布局检查清单：
- 发送器输出到 PAD 的金属走线寄生电容 < 200fF。
- 接收器输入差分对间距 < 1μm，且完全对称。
- ESD 保护器件与核心电路之间无大块 STI 或阱隔离，确保 snapback 路径通畅。
- 电源环宽度 ≥ 20μm，且每 100μm 放置一个去耦电容。