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OpenROAD 参数配置与约束设置指南

共计 30 章节
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01
OpenROAD 概述与安装
OpenROAD 项目背景 · 核心功能模块介绍 · 源码编译与二进制安装
OpenROAD安装
02
设计输入与数据准备
Verilog 网表输入 · Liberty 库文件配置 · LEF/DEF 文件解析
设计输入数据准备
03
全局参数配置
Tcl 脚本架构解析 · 全局变量定义 · 设计名称与工艺节点设置
全局参数配置Tcl
04
Floorplan 参数详解
核心面积利用率设置 · IO 引脚规划 · 电源网络（PG）预布局
Floorplan参数详解
05
电源网络规划
电源环（Power Ring）参数 · 电源条带（Stripe）宽度与间距 · 电源轨道（Rail）连接
电源网络规划Power
06
布局（Placement）参数
全局布局（Global Placem… · 详细布局（Detailed Plac… · 标准单元摆放方向
Placement布局
07
时钟树综合（CTS）参数
时钟缓冲器类型选择 · 目标时钟偏斜（Skew）与延迟（La… · 时钟树级数限制
CTS时钟树综合
08
布线（Routing）参数
全局布线（Global Routin… · 详细布线（Detailed Rout… · 天线效应修复
Routing布线
09
时序约束基础
时钟定义（create_clock） · 生成时钟（generate_cloc… · 输入延迟（set_input_del…
时序约束基础create
10
时序例外约束
伪路径（set_false_path… · 多周期路径（set_multicyc… · 最大/最小延迟（set_max_de…
时序例外约束set
11
物理约束
区域约束（create_placem… · 软/硬宏单元边界 · 路由阻塞（create_routin…
物理约束create
12
功耗约束与优化
动态功耗与漏电功耗目标 · 多阈值单元库选择 · 时钟门控插入
功耗约束优化
13
信号完整性（SI）约束
串扰噪声容限 · 屏蔽线（Shielding）规则 · 线间距规则
SI信号完整性
14
设计规则检查（DRC）约束
最小线宽/线间距 · 通孔规则 · 金属密度规则
DRC设计规则检查
15
多模式多角（MMMC）分析
不同工艺角（PVT）设置 · RC 寄生参数角 · 时序库角绑定
MMMC多模式多角
16
层次化设计约束
顶层与子模块接口约束 · 黑盒（Black Box）定义 · 层次化时序预算
层次化设计约束顶层
17
Tcl 脚本高级技巧
变量作用域与数组 · 流程控制（foreach/if） · 正则表达式匹配
Tcl脚本高级技巧
18
自动化流程构建
Makefile 集成 · 命令行参数传递 · 多设计批量运行
自动化流程构建Makefile
19
报告与分析
时序报告（report_timing… · 拥塞报告（report_conges… · 功耗报告（report_power）
报告分析
20
调试与诊断
GUI 界面使用技巧 · 违反路径高亮 · DRC 浏览器
调试诊断
21
OpenROAD 与第三方工具集成
与 Yosys 综合接口 · 与 KLayout 版图查看 · 与 Innovus/ICC2 脚本转…
OpenROAD第三方工具集成
22
工艺库适配
不同工艺节点（28nm/12nm/7… · 库文件版本兼容性 · 自定义 Liberty 模型加载
工艺库适配nm/12nm/7
23
低功耗设计流程
电源关断（Power Shutoff… · 多电压域（Multi-VDD）设置 · 电平转换器插入
低功耗设计流程Power
24
可测试性设计（DFT）约束
扫描链插入 · 扫描使能信号约束 · ATPG 模式时序约束
DFT可测试性设计
25
先进制程挑战
FinFET 工艺特殊规则 · 多重图案（Multi-Pattern… · 光学邻近效应修正（OPC）感知布线
先进制程挑战FinFET
26
机器学习辅助优化
OpenROAD 内置 ML 模型 · 拥塞预测 · 时序预测
机器学习辅助优化OpenROAD
27
版本控制与协作
Git 管理 Tcl 脚本 · 设计数据库版本化 · 团队协作工作流
版本控制协作
28
性能调优案例
高频设计（>2GHz）参数调优 · 低功耗设计（<1mW）参数调优 · 面积最小化策略
性能调优案例GHz
29
常见错误与解决方案
库文件加载失败 · 时序收敛失败 · 布线资源不足
常见错误解决方案
30
综合实战项目
从 RTL 到 GDSII 完整流程 · 参数配置清单模板 · 约束文件模板
综合实战项目RTL