4. RTL接口设计规范：同步接口设计原则、异步接口处理、握手信号（valid/ready）的RTL实现

在Agilex HLS与RTL协同设计中，接口时序对齐是确保数据正确传输的核心。本章聚焦于RTL接口设计的三大支柱：同步接口设计原则、异步接口处理以及握手信号（valid/ready）的RTL实现。掌握这些规范，能够有效避免亚稳态、数据丢失和时序收敛失败等问题。

4.1 同步接口设计原则

同步接口是指所有信号在同一时钟域内进行采样和驱动的接口。其设计原则旨在保证建立时间和保持时间满足要求，避免时序违规。

4.2 异步接口处理

异步接口涉及跨时钟域（CDC）的数据传输。处理不当会导致亚稳态传播和数据一致性问题。以下是三种标准处理方法：

• 双级同步器（2-FF Synchronizer）：用于单比特控制信号（如复位、使能）的跨时钟域传输。通过两级寄存器打拍，将亚稳态概率降低至可接受水平。
• 异步FIFO（Asynchronous FIFO）：用于多比特数据总线或数据流的跨时钟域传输。利用格雷码指针和双级同步器实现安全的空/满标志判断。
• 握手协议（Handshake Protocol）：通过请求-确认（req/ack）机制，确保数据在发送方和接收方之间可靠传递。适用于低吞吐量、高可靠性的场景。

4.3 握手信号（valid/ready）的RTL实现

valid/ready握手协议是业界最流行的点对点数据传输控制机制，广泛应用于AXI-Stream、AXI4-Full等总线接口。其核心规则如下：

数据传输仅在 valid 和 ready 同时为高 的时钟周期发生。根据ready信号的产生时机，分为两种实现风格：

• 提前ready（Early Ready）：ready在valid之前或同时有效，接收方持续表明可接收能力。实现简单，但可能造成数据堆积。
• 条件ready（Conditional Ready）：ready仅在接收方内部状态允许时有效（如FIFO非满）。更节省资源，但需注意避免死锁。

4.3.1 标准valid/ready RTL模板

// 发送方模块
module sender (
    input  clk,
    input  rst_n,
    input  ready,
    output reg valid,
    output reg [31:0] data
);
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            valid <= 1'b0;
            data  <= 32'b0;
        end else begin
            // 当握手成功或valid未拉高时，更新数据
            if (valid && ready) begin
                valid <= 1'b0;  // 单拍传输，传输完成后拉低
                data  <= next_data;
            end else if (!valid) begin
                valid <= 1'b1;
                data  <= next_data;
            end
        end
    end
endmodule

// 接收方模块
module receiver (
    input  clk,
    input  rst_n,
    input  valid,
    output reg ready,
    input  [31:0] data
);
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            ready <= 1'b1;  // 默认准备好接收
        end else begin
            // 当内部FIFO未满时，ready拉高
            ready <= !fifo_full;
        end
    end

    // 数据采样：valid && ready 时锁存
    always @(posedge clk) begin
        if (valid && ready) begin
            fifo_write(data);
        end
    end
endmodule

4.4 同步与异步接口选择决策流程

下图展示了在RTL接口设计中选择同步或异步处理方式的决策流程：

4.5 接口时序对齐的常见问题与对策