2. 接口时序基础概念：建立时间、保持时间、时钟偏斜、时钟抖动、时序收敛
在 Agilex HLS 与 RTL 协同设计中，接口时序是决定系统能否稳定工作的核心约束。本章系统梳理建立时间、保持时间、时钟偏斜、时钟抖动以及时序收敛的基本概念，为后续接口对齐方法奠定理论基础。
2.1 建立时间与保持时间
建立时间（Setup Time, Tsu）和保持时间（Hold Time, Th）是寄存器对输入数据与时钟沿之间最基本的时间约束。
| 概念 | 定义 | 违反后果 | 典型值（Agilex 7） |
|---|---|---|---|
| 建立时间 Tsu | 时钟有效沿到来之前，数据输入必须保持稳定的最短时间 | 数据无法正确锁存，产生亚稳态 | 60 ~ 120 ps |
| 保持时间 Th | 时钟有效沿到来之后，数据输入必须保持稳定的最短时间 | 数据被错误覆盖，逻辑功能紊乱 | 40 ~ 100 ps |
关键认知： 建立时间约束决定电路的最大工作频率（Fmax）；保持时间约束决定电路能否在低速或工艺偏差下正确工作。两者必须同时满足，缺一不可。
2.2 时钟偏斜与时钟抖动
时钟偏斜（Clock Skew）和时钟抖动（Clock Jitter）是影响时序裕量的两个重要非理想因素。
- 时钟偏斜（Skew）： 同一时钟信号到达不同寄存器的传播延迟差异。由时钟树结构、走线长度、负载差异引起。偏斜分为正偏斜（有利于建立时间）和负偏斜（有利于保持时间）。
- 时钟抖动（Jitter）： 时钟沿在时间轴上的随机或确定性偏移。由电源噪声、PLL 相位噪声、热噪声等引起。抖动直接消耗时序裕量，降低最大工作频率。
Agilex 设计提示： Agilex 7 系列 FPGA 的时钟网络支持动态相位调整（DPA）和自适应偏斜补偿，可在 HLS 综合时通过
set_clock_uncertainty 约束将抖动和偏斜统一建模为时序不确定性。
2.3 时序收敛的基本流程
时序收敛（Timing Closure）是指通过约束、综合、布局布线、静态时序分析（STA）的迭代，使所有路径的建立时间和保持时间裕量均为正值。在 Agilex HLS 开发中，时序收敛通常遵循以下步骤：
- 设定时钟约束： 使用
create_clock和set_clock_uncertainty定义目标频率和时序不确定性。 - HLS 综合与接口推断： 在 HLS 代码中通过
#pragma HLS INTERFACE指定接口协议，综合工具自动生成 RTL 并估算延迟。 - RTL 协同仿真与 STA： 将 HLS 生成的 RTL 与手动 RTL 模块联合进行静态时序分析，识别关键路径。
- 迭代优化： 针对违反时序的路径，调整 HLS 流水线深度、插入寄存器、修改接口协议或调整时钟相位。
- 签核验证： 在所有工艺角（慢速、典型、快速）下确认时序裕量满足要求。
常见误区： 仅关注建立时间而忽略保持时间。在 Agilex 设计中，保持时间违例通常由时钟偏斜过大或数据路径延迟过短引起，需通过插入延迟单元或调整时钟树解决。
2.4 接口时序对齐的关键指标
在 HLS 与 RTL 协同的接口设计中，以下指标直接影响时序对齐质量：
| 指标 | 描述 | HLS 控制方式 | RTL 控制方式 |
|---|---|---|---|
| Fmax | 最大工作频率，由最差建立时间裕量决定 | 调整流水线深度、循环展开因子 | 插入寄存器、优化组合逻辑 |
| 输入延迟 | 数据从片外到达 FPGA 输入寄存器的延迟 | set_input_delay 约束 |
IOB 寄存器位置约束 |
| 输出延迟 | 数据从 FPGA 输出寄存器到达片外器件的延迟 | set_output_delay 约束 |
输出寄存器复制、驱动强度调整 |
| 时钟不确定性 | 包含抖动、偏斜、板级时钟偏差的综合裕量 | set_clock_uncertainty |
PLL 配置、全局时钟网络选择 |
2.5 本章小结
- 建立时间和保持时间是寄存器级时序约束的基石，分别决定电路的速度和稳定性。
- 时钟偏斜和时钟抖动是不可避免的非理想因素，需通过约束和设计技术将其影响最小化。
- 时序收敛是一个迭代过程，HLS 与 RTL 协同设计需要在综合、STA、优化之间反复循环。
- 接口时序对齐的关键指标包括 Fmax、输入/输出延迟和时钟不确定性，这些指标在 Agilex 开发中可通过约束和 HLS pragma 精确控制。