基于Agilex的DDR4控制器与HPS数据交互实战 - 第1节
1.1 Agilex SoC 系列芯片概览
Intel Agilex SoC 是 Intel 7 工艺（原 10nm Enhanced FinFET）下推出的异构计算平台，将高性能 FPGA 架构与四核 ARM Cortex-A76 硬核处理器系统（HPS）集成在单一芯片上。该系列面向 5G 基站、数据中心加速、边缘计算和工业控制等对高带宽、低延迟和安全性有严格要求的应用场景。
关键特性
| 特性 | 描述 |
|---|---|
| FPGA 架构 | 自适应逻辑模块（ALM）、DSP 块（支持 INT8/FP16/BF16）、M20K 嵌入式内存块 |
| HPS 处理器 | 四核 ARM Cortex-A76（64 位），最高主频 2.0 GHz，支持对称多处理（SMP） |
| 内存子系统 | HPS 侧集成 DDR4/DDR5 硬核控制器，FPGA 侧支持软核或硬核 DDR4 控制器 |
| 高速串行接口 | PCIe Gen5、100G/400G Ethernet、CXL 1.1/2.0 |
| 安全特性 | 安全设备管理器（SDM）、PUF（物理不可克隆函数）、安全启动、加密加速器 |
Agilex SoC 产品系列
- Agilex 7：最高逻辑密度与 DSP 性能，面向数据中心和通信基础设施。
- Agilex 5：中端系列，平衡功耗与性能，适用于边缘计算和工业视觉。
- Agilex 3：低功耗、小尺寸，面向物联网和嵌入式控制。
提示： 本课程以 Agilex 7 SoC 系列为参考平台，所有 DDR4 控制器配置与 HPS 交互示例均基于该系列硬核内存控制器。
1.2 HPS 与 FPGA 架构
Agilex SoC 的 HPS 与 FPGA 通过高带宽互联总线（HPS-FPGA Bridge）进行数据交换，支持三种桥接模式：
- FPGA-to-HPS Bridge：FPGA 侧发起对 HPS 内存和外设的访问。
- HPS-to-FPGA Bridge：HPS 侧发起对 FPGA 逻辑和内存的访问。
- Lightweight HPS-to-FPGA Bridge：低延迟、窄位宽（32 位）控制通道，用于配置和状态查询。
HPS 内部架构
HPS 子系统包含以下关键模块：
- 应用处理器单元（APU）：四核 Cortex-A76，每个核心包含 L1 指令/数据缓存（64 KB），共享 L2 缓存（512 KB）和 L3 缓存（2 MB）。
- 内存控制器：支持 DDR4/DDR5，带 ECC 校验，最高数据速率 3200 MT/s。
- 外设接口：USB 3.0、Gigabit Ethernet、SPI、I2C、UART、SD/MMC 等。
- 系统互联：基于 AXI4 总线的多层互联架构，确保 HPS 与 FPGA 之间的低延迟通信。
架构要点： HPS 与 FPGA 之间的桥接带宽可达 256 Gbps（32 位 AXI4 总线，时钟 400 MHz），是 DDR4 数据交互的关键通道。
1.3 DDR4 子系统概述
Agilex SoC 的 DDR4 子系统由硬核内存控制器（Hard Memory Controller, HMC）和物理层（PHY）组成，支持 DDR4 SDRAM 标准（JEDEC JESD79-4）。HPS 侧和 FPGA 侧均可独立或共享访问 DDR4 内存。
DDR4 控制器架构
- 硬核控制器：集成在 HPS 内部，支持多端口访问（HPS CPU、FPGA 桥、DMA 引擎），提供 ECC 保护和行锤刷新（Row Hammer Refresh）。
- FPGA 侧软核控制器：通过 FPGA 逻辑实现，适用于自定义内存映射或非标准时序需求。
- PHY 层：支持 DDR4 的 DQ/DQS 信号校准、写均衡（Write Leveling）和读数据眼图训练。
DDR4 子系统关键参数
| 参数 | 典型值 | 说明 |
|---|---|---|
| 数据速率 | 3200 MT/s | DDR4-3200 标准 |
| 位宽 | 64 位（含 ECC 为 72 位） | 支持 x8/x16 颗粒 |
| 最大容量 | 32 GB（单通道） | 取决于颗粒密度和 PCB 布局 |
| ECC 模式 | SEC-DED | 单比特纠错，双比特检错 |
| 命令/地址总线 | 单端，19 位 | 支持 3DS 堆叠封装 |
DDR4 子系统数据流
下图展示了 HPS 与 FPGA 通过 DDR4 控制器进行数据交互的典型路径：
注意： 实际 DDR4 子系统的时序训练（如写均衡、读 DQS 门限校准）由硬核控制器自动完成，但 FPGA 侧软核控制器需要用户手动实现训练序列。本课程后续章节将详细讲解硬核控制器的配置流程。
1.4 HPS 与 FPGA 数据交互路径
在 Agilex SoC 中，HPS 与 FPGA 通过 DDR4 控制器进行数据交互的典型路径如下：
- HPS 写 FPGA：HPS CPU 将数据写入 DDR4 内存 → FPGA 通过 FPGA-to-HPS Bridge 读取 DDR4 内存 → FPGA 处理数据。
- FPGA 写 HPS：FPGA 将处理结果写入 DDR4 内存 → HPS 通过 HPS-to-FPGA Bridge 读取 DDR4 内存 → HPS CPU 处理结果。
- 直接桥接：FPGA 通过 Lightweight Bridge 直接访问 HPS 外设（如 UART、GPIO），无需经过 DDR4 内存。
交互模式对比
| 模式 | 延迟 | 带宽 | 适用场景 |
|---|---|---|---|
| DDR4 共享内存 | 中等（~50 ns） | 高（~25 GB/s） | 大数据块传输、图像处理 |
| FPGA-to-HPS 桥接 | 低（~10 ns） | 高（~32 GB/s） | 实时控制、状态同步 |
| Lightweight 桥接 | 极低（~5 ns） | 低（~1.6 GB/s） | 配置寄存器、中断传递 |
实战要点： 本课程后续实验将使用 DDR4 共享内存模式，通过 HPS 运行 Linux 应用程序，FPGA 实现硬件加速器，两者通过 mmap 映射同一段 DDR4 物理地址完成数据交互。
1.5 本章小结
- Agilex SoC 将高性能 FPGA 与四核 Cortex-A76 HPS 集成，提供灵活的异构计算能力。
- HPS 与 FPGA 通过三种桥接模式实现低延迟、高带宽的数据交互。
- DDR4 子系统由硬核控制器和 PHY 组成，支持 ECC、多端口访问和自动时序训练。
- 理解 DDR4 子系统的数据流和交互路径是后续配置控制器和实现 HPS-FPGA 协同工作的基础。