VIP20

本课程属于：036-RTL设计 芯片设计与FPGA · 共 20 门相关课程，组合学习更完整。

查看所属VIP全部课程 →

← 返回所属目录咨询 / 购买

RTL设计从零到开发基础与工程应用

📚 共计 30 章节

数字电路基础回顾

组合逻辑与时序逻辑、同步与异步设计、时钟与复位的基本概念。

Verilog语言入门

模块结构、端口定义、数据类型（wire/reg）、assign语句与always块。

组合逻辑建模

基本门电路、多路选择器、加法器、译码器的RTL实现。

时序逻辑建模

D触发器、寄存器、移位寄存器、计数器的RTL实现。

时序寄存器

有限状态机（FSM）

Moore机与Mealy机、三段式状态机写法、状态编码（二进制/独热码）。

阻塞与非阻塞赋值

深入理解阻塞赋值(=)与非阻塞赋值(<=)的区别与使用场景。

Testbench基础

initial块、always块、$display、$monitor、$time、$finish的使用。

仿真与波形调试

Vivado/VCS/Modelsim仿真流程、添加波形、信号追踪技巧。

常用接口协议RTL实现（一）

UART（通用异步收发器）发送模块设计。

常用接口协议RTL实现（二）

UART接收模块设计与波特率发生器。

常用接口协议RTL实现（三）

SPI（串行外设接口）主从模式设计。

常用接口协议RTL实现（四）

I2C（集成电路总线）起始/停止条件与字节传输。

同步FIFO设计

空满标志判断、双端口RAM实现、读写指针管理。

异步FIFO设计

格雷码指针同步、深度计算、亚稳态处理。

跨时钟域同步（CDC）

单比特同步器、双锁存器、脉冲同步、握手协议。

流水线设计技术

流水线原理、插入寄存器、吞吐率与延迟权衡。

流水线性能

低功耗RTL设计

门控时钟、操作数隔离、多阈值电压选择策略。

低功耗优化

可综合与不可综合语法

综合工具支持的语法范围、for循环与generate的合理使用。

综合与逻辑综合基础

综合流程、面积/时序/功耗优化、综合约束（SDC）。

静态时序分析（STA）入门

建立时间与保持时间、时序路径、时钟周期约束。

RTL代码风格与规范

命名规范、注释规范、模块化设计、参数化设计。

版本控制与协作

Git在RTL项目中的使用、分支管理、代码审查流程。

FPGA开发流程

从RTL到比特流、管脚约束（XDC/UCF）、上板调试。

IP核集成与复用

Xilinx/Altera IP核生成、参数配置、例化与仿真。

RTL验证方法学基础

定向测试、随机测试、断言（SVA）入门。

功能覆盖率与代码覆盖率

覆盖率类型、收集方法、分析报告。

覆盖率分析

项目实战（一）

基于RTL的数字时钟设计（分频、计时、数码管显示）。

项目实战（二）

基于RTL的简易CPU设计（ALU、寄存器堆、指令译码）。

项目实战（三）

基于RTL的AXI4-Lite从机接口设计。

项目总结与面试准备

RTL设计常见面试题、项目复盘、职业发展建议。