一、数字电路基础与RTL设计概述

大家好，我是你们的讲师。今天咱们聊聊数字电路的基础和RTL设计。说实话，很多新手一上来就急着写代码，结果后面debug到怀疑人生。我个人觉得，先把地基打牢，后面才能走得稳。

1.1 数字电路的抽象层次

数字电路设计，说白了就是从需求到芯片的翻译过程。这个翻译不是一步到位的，而是分了好几个层次。我习惯把它们比作盖房子：

• 系统级：你决定要盖几层楼、几个卧室。对应到芯片，就是功能规格定义。
• 算法级：用数学公式描述行为，比如一个滤波器的系数怎么算。这时候还不关心硬件长啥样。
• RTL级：开始画施工图了。用always块、assign语句描述寄存器传输。这是咱们最常打交道的层次。
• 门级：把RTL代码综合成与门、或门、触发器。就像把施工图变成砖块和钢筋。
• 晶体管级：再往下就是MOS管了。这个层次一般交给后端工程师，咱们RTL工程师很少碰。

我在项目中遇到过一件事：有个同事把RTL当软件写，用了大量for循环嵌套。综合后面积爆炸，时序也跑不过。嗯，这就是没理解抽象层次的区别。

1.2 RTL设计流程

RTL设计不是上来就敲代码的。我总结了一套流程，这些年用下来挺顺手：

1. 规格分析：拿到需求文档，先别急着写。问清楚：输入输出是什么？时钟频率多少？功耗要求？
2. 架构设计：画模块框图，划分功能。比如一个SPI控制器，分成时钟生成、数据移位、状态机三块。
3. RTL编码：写Verilog/VHDL代码。注意可读性，注释写清楚。
4. 仿真验证：写testbench，跑功能仿真。这一步能发现大部分逻辑错误。
5. 综合：把RTL代码映射到门级网表。检查面积、时序是否达标。
6. 静态时序分析：确保所有路径的建立时间和保持时间都满足。

你想想看，如果跳过架构设计直接写代码，大概率会陷入「写-改-再写-再改」的死循环。我曾经有个项目，就是因为架构没想清楚，前前后后重写了三版RTL代码。那滋味，真不好受。

1.3 组合逻辑与时序逻辑基础

这是RTL设计的核心。说白了，数字电路就两种东西：组合逻辑和时序逻辑。

组合逻辑

输出只取决于当前输入，没有记忆功能。比如与门、或门、加法器。在Verilog里，用assign或者always @(*)来描述。

// 组合逻辑示例：半加器
assign sum = a ^ b;
assign carry = a & b;

注意：组合逻辑里不能有锁存器（latch）。如果你在always块里漏写了某个分支，综合工具会给你生成一个latch。这玩意儿在数字设计里是毒瘤，时序难控，还容易出毛刺。

时序逻辑

输出不仅取决于当前输入，还取决于之前的状态。说白了就是有记忆。触发器（Flip-Flop）是时序逻辑的基本单元。

// 时序逻辑示例：D触发器
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        q <= 1'b0;
    else
        q <= d;
end

这里有个关键点：时序逻辑用非阻塞赋值<=，组合逻辑用阻塞赋值=。为什么？因为非阻塞赋值能模拟触发器的并行更新行为。我刚开始学的时候也搞混过，后来记住一句话：写时序用<=，写组合用=。

下面这张图展示了组合逻辑和时序逻辑在RTL设计中的关系：

从这张图可以看出，典型的数字电路就是「组合逻辑 + 触发器 + 组合逻辑」的流水线结构。数据在时钟沿被触发器捕获，然后经过组合逻辑处理，再被下一个触发器捕获。

同步设计原则

做RTL设计，一定要遵循同步设计原则。什么意思？就是所有触发器都用同一个时钟沿触发。异步设计虽然也能用，但时序分析复杂，容易出问题。

好了，这一章的内容就到这里。数字电路基础是RTL设计的根基，理解抽象层次、掌握设计流程、分清组合逻辑和时序逻辑，后面学起来才会顺手。