01
验证概述
芯片验证的流程、验证工程师的职责、测试激励与RTL调试的关系。
流程职责
02
Verilog基础回顾
模块结构、数据类型、连续赋值与过程赋值、阻塞与非阻塞赋值。
语法赋值
03
初识Testbench
什么是Testbench、Testbench的基本结构、DUT实例化。
TBDUT
04
时钟与复位
时钟生成方法、复位信号的同步与异步处理、时钟分频与倍频。
时钟复位
05
简单组合逻辑验证
与或非门验证、多路选择器验证、加法器验证。
组合门级
06
简单时序逻辑验证
D触发器验证、计数器验证、移位寄存器验证。
时序FF
07
任务与函数
task的定义与调用、function的使用、自动与静态任务。
taskfunction
08
系统函数
$display与$monitor、$time与$realtime、$finish与$stop。
系统仿真
09
文件操作
$fopen与$fclose、$fwrite与$fdisplay、$readmemh与$readmemb。
文件IO
10
随机化测试
$random的使用、随机种子控制、约束随机生成。
随机约束
11
定向测试与随机测试
定向测试的优缺点、随机测试的优缺点、混合策略。
策略混合
12
断言基础
立即断言、并发断言、$asserton与$assertoff。
断言SVA
13
覆盖率基础
代码覆盖率、翻转覆盖率、功能覆盖率。
覆盖率度量
14
功能覆盖率收集
covergroup与coverpoint、仓(bin)的定义、交叉覆盖率。
covergroupbin
15
UVM基础概念
UVM是什么、UVM的树形结构、UVM的核心组件。
UVM树形
16
UVM环境搭建
uvm_component与uvm_object、uvm_sequence与uvm_driver。
环境组件
17
UVM序列机制
sequence的启动、sequence_item的生成、sequencer的作用。
sequencesequencer
18
UVM配置机制
uvm_config_db的使用、配置覆盖、层次化配置。
config_db覆盖
19
UVM工厂模式
factory机制、类型覆盖、重载方法。
factory重载
20
UVM TLM通信
TLM端口类型、put/get操作、analysis端口。
TLM通信
21
UVM寄存器模型
reg_model的构建、前门访问与后门访问、镜像与预测。
寄存器前门
22
UVM验证组件
monitor、scoreboard、agent、env的搭建。
monitorscoreboard
23
UVM测试用例
base_test的编写、virtual sequence的使用、测试用例的调度。
testvirtual
24
RTL调试工具
Verdi的使用、DVE的使用、波形查看技巧。
VerdiDVE
25
RTL调试方法
信号追踪、状态机调试、数据流分析。
调试状态机
26
常见RTL Bug
竞争与冒险、亚稳态、跨时钟域问题。
冒险亚稳态
27
跨时钟域验证
同步器设计、握手协议、异步FIFO验证。
CDC异步FIFO
28
低功耗验证
电源域划分、UPF文件、低功耗仿真。
低功耗UPF
29
后仿真
SDF反标、门级仿真、时序检查。
后仿SDF
30
项目实战
一个完整的UVM验证项目流程、从计划到报告。
实战流程