VIP20

本课程属于：036-RTL设计 芯片设计与FPGA · 共 20 门相关课程，组合学习更完整。

查看所属VIP全部课程 →

← 返回所属目录咨询 / 购买

数字IC前端设计全流程开发与验证

📚 共计 30 章节

芯片设计概述

从沙子到芯片的奇幻旅程，数字IC与模拟IC的区别，前端设计与后端设计的边界。

需求分析与规格定义

读懂产品需求文档（PRD），撰写芯片规格书（Spec），功能列表与性能指标的权衡。

算法建模与验证

使用Matlab/Python进行算法原型开发，定点化与浮点化的博弈，算法模型的仿真验证。

RTL设计基础 (Verilog篇)

模块化设计思想，组合逻辑与时序逻辑的底层区别，阻塞赋值与非阻塞赋值的坑。

RTL设计进阶 (SystemVerilog篇)

接口与结构体的妙用，断言（Assertion）的初步认识，随机化验证的思维转变。

常用IP设计与集成

FIFO的深度设计，跨时钟域同步（CDC）的经典结构，状态机的三段式写法。

低功耗设计策略

时钟门控（Clock Gating）的实现，多电压域（Multi-Voltage）的规划，功耗分析工具的使用。

低功耗时钟门控

可测试性设计（DFT）入门

扫描链（Scan Chain）的原理，边界扫描（JTAG）的作用，BIST（内建自测试）的概念。

逻辑综合（Synthesis）实战

从RTL到网表的转换，约束文件的编写（SDC），综合后的面积与时序报告分析。

形式验证（Formal Verification）

等价性检查（EC）的原理，如何定位RTL与网表的不匹配点。

静态时序分析（STA）基础

建立时间与保持时间的概念，时序路径的分类，时钟抖动与时钟偏斜的影响。

静态时序分析（STA）进阶

OCV与AOCV的时序裕量计算，CRPR（时钟重构）的原理，如何修复时序违例。

动态功耗与静态功耗的计算，IR Drop（电压降）的分析，功耗仿真流程。

信号完整性（SI）入门

串扰（Crosstalk）的产生机制，信号反射与过冲，SI对时序的影响。

仿真验证基础

Testbench的结构，激励生成与结果比对，波形调试技巧。

仿真Testbench

仿真验证进阶

功能覆盖率驱动的验证，随机约束的编写，回归测试（Regression）的管理。

覆盖率随机

UVM验证方法学

UVM的核心组件（driver, monitor, scoreboard），sequence机制，factory模式。

FPGA原型验证

FPGA选型与资源评估，RTL到FPGA的移植技巧，片上调试（ChipScope/SignalTap）。

Emulation（仿真加速）

硬件加速器的原理，软硬件协同验证，Emulation与Simulation的差异。

加速Emulation

代码规范与检查

命名规范与注释要求，Lint工具的配置与使用，代码风格统一的重要性。

版本控制（Git）在IC设计中的应用

仓库管理，分支策略，代码审查（Code Review）流程。

Git版本控制

时钟复位方案设计

时钟树的综合策略，异步复位同步释放，时钟域划分的黄金法则。

总线协议基础

AMBA AHB/AXI/APB协议对比，总线互联结构，地址映射与译码逻辑。

SoC架构设计

CPU/DSP/GPU的选择，存储层次结构，片上互联网络（NoC）的初步概念。

IP复用与集成

第三方IP的评估与集成，IP-XACT标准，SoC的顶层连接与验证。

物理设计（后端）基础

布局布线（Place & Route）流程，时钟树综合（CTS），物理验证（DRC/LVS）。

流片前的最终检查（Tape-out Checklist）

GDSII的生成，设计规则检查（DRC）报告，天线效应检查。

芯片测试与回片调试

ATE测试向量生成，良率分析，回片后的功能调试流程。

项目管理与团队协作

敏捷开发在IC设计中的应用，任务分解与进度跟踪，跨团队沟通技巧。

职业发展与学习路径

数字IC工程师的技能树，推荐书籍与在线课程，行业趋势与未来展望。