01
RTL到网表概述
什么是逻辑综合，综合在数字IC设计流程中的位置，综合的输入与输出。
概念流程
02
环境搭建与工具链
Linux环境准备，Synopsys DC/Genus工具安装与License配置，Makefile自动化流程基础。
工具Linux
03
RTL设计与综合库
RTL代码风格对综合的影响，标准单元库( Liberty/LEF )介绍，综合库的PVT条件。
RTL库
04
综合约束入门
时钟定义( create_clock )，输入输出延迟( set_input_delay / set_output_delay )，驱动与负载约束。
约束时序
05
综合策略与脚本
展平( flatten )与结构化( structured )综合，compile_ultra与compile命令，DC的Tcl脚本实战。
Tcl策略
06
时序分析与优化
建立时间与保持时间检查，关键路径分析，逻辑级数优化与重定时。
STA优化
07
面积与功耗优化
门控时钟插入，操作数隔离，多阈值单元替换，面积约束与报告分析。
功耗面积
08
综合后网表检查
形式验证( Formality )流程，网表与RTL的等价性检查，DFT结构与扫描链插入。
验证DFT
09
网表交付与版本管理
网表格式( Verilog / VHDL )，SDC约束文件生成，Git版本管理最佳实践。
交付Git
10
项目实战：从RTL到综合网表
一个完整模块(如UART/SPI)的综合流程，从RTL到门级网表的全流程演练。
实战UART
11
静态时序分析(STA)基础
PrimeTime工具介绍，时序路径类型( reg2reg, in2reg, reg2out, in2out )，时序报告解读。
STAPrimeTime
12
时序约束进阶
生成时钟( generate_clock )，多周期路径( set_multicycle_path )，伪路径( set_false_path )，时钟分组。
约束进阶
13
片上变异(OCV)与时序裕量
OCV概念，derate因子设置，时序悲观度移除( CRPR )。
OCVCRPR
14
功耗分析基础
动态功耗与静态功耗，功耗分析工具( PrimePower / PTPX )，VCD/SAIF文件生成。
功耗分析
15
功耗优化技术
多电压域( MV )设计，电源门控( Power Gating )，时钟门控( Clock Gating )进阶。
低功耗MV
16
物理设计初步
布局规划( Floorplan )概念，I/O Pad规划，宏单元( Macro )放置，电源网络规划。
FloorplanIO
17
布局(Placement)
标准单元放置，拥塞分析与优化，布局质量评估( QoR )。
布局拥塞
18
时钟树综合(CTS)
时钟树结构，时钟偏差( Skew )与延迟( Latency )，CTS脚本与优化。
CTS时钟
19
布线(Routing)
全局布线与详细布线，布线规则与天线效应，布线后时序修复。
布线天线
20
物理验证
DRC与LVS检查，天线规则检查，金属密度检查。
DRCLVS
21
可制造性设计(DFM)
CMP与化学机械抛光影响，冗余通孔插入，光刻热点修复。
DFMCMP
22
时序收敛(Timing Closure)
ECO流程，增量编译，手动ECO与自动ECO。
ECO收敛
23
低功耗设计实现
UPF/CPF文件编写，多电压域实现，电平转换器与隔离单元插入。
UPF低功耗
24
层次化设计实现
模块级综合与顶层集成，黑盒( Black Box )处理，层次化时序预算。
层次化黑盒
25
签核(Signoff)流程
STA签核，功耗签核，物理验证签核，IR Drop分析。
SignoffIR Drop
26
形式验证在流程中的应用
等价性检查( LEC )，属性检查( Formal Property )，覆盖率分析。
FormalLEC
27
脚本自动化与流程管理
Tcl/Python脚本在EDA中的应用，流程自动化框架设计，回归测试。
脚本自动化
28
项目实战：从网表到GDSII
一个完整模块的后端实现，从综合网表到最终GDSII的全流程。
GDSII实战
29
常见问题与调试技巧
综合网表功能错误，时序违例调试，物理设计DRC违例修复。
调试FAQ
30
课程总结与未来展望
数字后端技术趋势( AI for EDA, 3DIC )，学习路径与职业发展建议。
趋势职业