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芯片DRC规则验证与物理签核准备

📚 共计 30 章节

规则检查概述

什么是设计规则检查（DRC）、DRC在芯片设计流程中的位置、DRC的基本概念与重要性。

DRC规则文件解析

规则文件格式（如SVRF、TCL）、常见规则语句解读、如何读懂DRC报告。

DRC工具入门

主流DRC工具介绍（Calibre、ICV、Assura）、工具环境配置、运行第一个DRC任务。

DRC运行流程详解

输入文件准备（GDS、网表、规则文件）、运行命令与参数设置、输出结果分析。

DRC结果分析与Debug

DRC错误分类（短路、断路、间距违例等）、使用RVE或类似工具定位错误、常见错误修复策略。

层次化设计的概念、Flat DRC vs Hierarchical DRC、层次化DRC的优势与挑战。

HierarchicalFlat

天线效应检查

天线效应的原理、天线规则（Antenna Ratio）、天线违例的修复方法（跳线、加二极管）。

Latch-up与ESD规则检查

Latch-up原理与规则、ESD保护结构检查、相关DRC规则解读。

密度规则检查

金属密度要求、密度检查（Density Check）、密度填充（Metal Fill）的策略。

密度Metal Fill

可制造性设计（DFM）规则

光学邻近效应（OPE）简介、DFM规则种类（线宽、间距、孔洞）、DFM对良率的影响。

电路规则检查（LVS）基础

LVS的目的（验证版图与电路一致性）、LVS流程简介、LVS输入文件（电路网表、版图网表）。

LVS运行与结果分析

运行LVS比对、LVS报告解读（不匹配点、短路/断路）、常见LVS错误及解决。

LVS Debug技巧

使用Calibre LVS Debug工具、追踪不匹配路径、处理层次化LVS问题。

电气规则检查（ERC）的目的、常见ERC检查项（浮动节点、电源地短路）、ERC结果分析。

可靠性检查

电迁移（EM）与IR Drop简介、EM/IR Drop检查工具与方法、可靠性规则解读。

时序分析基础

静态时序分析（STA）概念、时序路径与约束、建立时间与保持时间。

时序约束文件（SDC）

SDC文件格式、常用约束命令（create_clock, set_input_delay等）、约束的层次化应用。

STA工具入门

主流STA工具（PrimeTime, Tempus）、运行STA流程、生成时序报告。

PrimeTimeTempus

时序报告解读

Setup/Hold Violation报告、关键路径分析、时序余量（Slack）的理解。

时序优化策略

Pipeline插入、逻辑重组、单元尺寸调整（Upsize/Downsize）、时钟树综合优化。

优化时钟树

功耗分析基础

动态功耗与静态功耗、功耗分析流程、功耗估计工具。

功耗优化方法

多阈值电压（Multi-Vt）库、门控时钟（Clock Gating）、电源门控（Power Gating）。

信号完整性（SI）分析

串扰（Crosstalk）原理、SI对时序的影响、SI分析与修复。

物理验证综合

DRC、LVS、ERC结果汇总、如何判断验证是否通过、常见问题优先级排序。

签核（Sign-off）准备

签核标准与检查清单、所需交付文件列表（GDS、网表、报告等）、签核流程管理。

签核文档撰写

技术报告撰写规范、如何描述验证结果、常见问题与解决方案记录。

版本管理与回溯

设计数据版本控制（Git/SVN）、验证结果版本管理、确保可追溯性。

团队协作与沟通

验证工程师与设计工程师的协作、如何有效沟通验证问题、会议与报告机制。

自动化验证流程

编写脚本（Tcl/Python）自动化DRC/LVS运行、构建验证回归环境、提高效率。

案例分析与总结

一个完整的从规则检查到签核的案例复盘、常见陷阱与经验教训、课程总结与未来趋势。