第一章：时序分析基础——建立时间与保持时间、时序路径分类、时钟域与同步设计

各位同学，大家好。我是你们的后端芯片设计讲师。今天咱们开始聊STA，也就是静态时序分析。

很多人觉得STA就是跑个工具、看个报告。其实没那么简单。我见过不少工程师，跑完PrimeTime看到一堆违例，完全不知道从哪下手。为什么？因为基础没打牢。

这一章，我们就先把地基夯实。把建立时间、保持时间、路径分类、时钟域这些概念彻底搞明白。你想想看，如果连这些都不清楚，后面分析违例报告时，就像看天书一样。

1.1 建立时间与保持时间——寄存器的“脾气”

先说建立时间（Setup Time）和保持时间（Hold Time）。这两个概念，说白了就是寄存器对数据信号的“脾气”。

建立时间：在时钟有效沿到来之前，数据必须提前稳定下来的最短时间。如果数据来得太晚，寄存器就可能采到错误的值。

保持时间：在时钟有效沿到来之后，数据必须继续保持稳定的最短时间。如果数据变得太快，寄存器同样会采错。

我刚开始做设计时，总觉得保持时间无所谓。直到有一次流片回来，芯片在低温下频繁出错。查了三天，最后发现是一个保持时间违例。从那以后，我再也不敢小看保持时间了。

嗯，这里要注意：建立时间违例通常可以通过降低频率来“救”，但保持时间违例是物理性的，跟频率无关。你降频也没用，必须修电路。

1.2 时序路径分类——四种路径，四种打法

STA里把时序路径分成四类。我个人习惯用“起点-终点”的方式来记：

路径类型	起点	终点	典型场景
reg2reg	寄存器时钟端	寄存器数据端	核心逻辑路径，最常见
reg2out	寄存器时钟端	输出端口	输出延迟约束
in2reg	输入端口	寄存器数据端	输入延迟约束
in2out	输入端口	输出端口	纯组合逻辑路径，较少见

我在项目中遇到过最头疼的就是reg2out路径。因为输出端口往往要驱动片外负载，电容大、走线长，很容易出现建立时间违例。我曾经为了修一条reg2out路径，把输出buffer的尺寸调大了三档，结果功耗又炸了……这就是典型的trade-off。

1.3 时钟域与同步设计——跨时钟域是个“坑”

现代芯片里，一个芯片上跑好几个不同频率的时钟，太常见了。比如CPU核跑2GHz，外设总线跑100MHz。这就引出了时钟域的概念。

时钟域：由同一个时钟源（或同源分频）驱动的所有寄存器的集合。不同时钟域之间，时钟沿没有固定的相位关系。

为什么说跨时钟域是个坑？因为如果两个时钟域直接连寄存器，数据可能不满足建立/保持时间，导致亚稳态。亚稳态一旦发生，寄存器输出会进入一个不确定的电压值，可能传播到整个逻辑链，造成系统崩溃。

我建议，所有跨时钟域信号都必须经过同步处理。最常用的方法就是两级触发器同步（双锁存器）。

// 两级同步器示例
always @(posedge clk_b or negedge rst_n) begin
    if (!rst_n) begin
        sync_reg1 <= 1'b0;
        sync_reg2 <= 1'b0;
    end else begin
        sync_reg1 <= data_from_clk_a;
        sync_reg2 <= sync_reg1;
    end
end
assign data_to_clk_b = sync_reg2;

注意，两级同步器只能降低亚稳态概率，不能完全消除。对于控制信号（如使能、复位），还要配合握手协议或异步FIFO。

1.4 知识体系框架

下面这张图，是我自己总结的时序分析基础框架。你可以把它当作一张“地图”，后面每学一个新知识点，都可以在这张图上找到位置。

这张图把本章的核心知识点串起来了。左边是建立/保持时间，中间是四种路径，右边是时钟域处理。三者缺一不可。

好了，这一章的内容就到这里。记住，时序分析不是跑个工具就完事了。你得理解每个概念背后的物理意义。后面我们会一步步深入，从setup/hold违例的修复，到跨时钟域的实际案例，都会讲到。

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