01
拥塞分析基础
什么是拥塞？拥塞的成因（局部布线资源不足、信号线交叉过多、电源网络占用）。
拥塞基础
02
拥塞的量化指标
溢出（Overflow）、拥塞热点图（Congestion Map）、路由利用率（Routing Utilization）。
指标热点图
03
拥塞对芯片的影响
时序恶化、面积增大、信号完整性（SI）问题、可制造性（DFM）风险。
时序DFM
04
拥塞分析工具
主流EDA工具（Innovus、ICC2）的拥塞报告解读。
EDAInnovus
05
拥塞与Floorplan的关系
I/O Pad布局、宏单元（Macro）摆放、电源网络规划对拥塞的影响。
FloorplanMacro
06
拥塞与标准单元布局
高密度区域识别、单元密度控制、Spare Cell的合理使用。
标准单元密度
07
拥塞与时钟树综合
时钟树结构对绕线资源的影响、时钟门控（Clock Gating）的拥塞代价。
时钟树门控
08
拥塞与布线策略
全局布线（Global Routing）与详细布线（Detailed Routing）的拥塞差异。
布线全局
09
拥塞修复方法一：调整Floorplan
移动Macro、调整宽高比、增加布线通道。
修复Floorplan
10
拥塞修复方法二：逻辑综合优化
减少逻辑深度、优化扇出、使用多阈值单元。
综合多阈值
11
拥塞修复方法三：布局阶段优化
单元密度平衡、区域约束、软宏（Soft Macro）使用。
布局软宏
12
拥塞修复方法四：时钟树优化
调整时钟树结构、使用H-tree、时钟网格（Clock Mesh）。
时钟树H-tree
13
拥塞修复方法五：布线阶段优化
调整布线层分配、增加布线轨道、使用非默认规则（NDR）。
布线NDR
14
面积优化基础
芯片面积构成（逻辑面积、布线面积、电源网络面积、I/O面积）。
面积构成
15
面积优化的目标
减小芯片尺寸、降低成本、提高良率。
目标良率
16
面积优化与逻辑综合
逻辑优化（资源共享、操作数隔离、状态机编码）、门级网表优化。
综合资源共享
17
面积优化与工艺库
多阈值单元（HVT/LVT/SVT）的选择、单元驱动强度选择、单元库的合理使用。
工艺库多阈值
18
面积优化与Floorplan
Macro的紧凑摆放、电源网络优化、I/O Pad的合理布局。
FloorplanMacro
19
面积优化与布局
标准单元密度控制、单元行利用率、区域化布局。
布局密度
20
面积优化与时钟树
时钟树综合的面积代价、时钟门控的优化、时钟网格的面积权衡。
时钟树面积权衡
21
面积优化与布线
布线层数选择、布线宽度与间距、布线通道利用率。
布线层数
22
面积优化与物理验证
DRC/LVS对面积的影响、填充单元（Filler Cell）的合理使用。
物理验证Filler
23
面积优化与功耗
低功耗设计（电源门控、多电压域）对面积的权衡。
功耗电源门控
24
面积优化与性能
时序与面积的Trade-off、关键路径优化与面积代价。
性能时序
25
拥塞与面积的关联分析
为什么拥塞会导致面积增大？如何通过面积优化缓解拥塞？
关联协同
26
拥塞与面积协同优化策略
迭代优化流程、多目标优化（拥塞、面积、时序、功耗）。
协同多目标
27
案例分析一：AI芯片
某AI芯片的拥塞问题分析与面积优化实战。
案例AI
28
案例分析二：通信芯片
某通信芯片的拥塞修复与面积缩减经验分享。
案例通信
29
案例分析三：低功耗IoT芯片
某低功耗IoT芯片的面积优化与拥塞控制。
案例IoT
30
课程总结与未来趋势
先进工艺（7nm/5nm/3nm）下的拥塞与面积挑战、机器学习在EDA中的应用。
总结先进工艺