01
版图设计概论
版图设计流程 · 设计规则 · 工艺库理解 · 面积优化意义
基础概念
02
EDA工具入门
Virtuoso / ICC2 / Innovus · 界面操作 · 工艺文件加载
工具实操
03
标准单元库解析
单元结构 · 驱动与面积权衡 · .lib/.lef · 延迟模型
库时序
04
Floorplan规划
芯片面积估算 · IO规划 · Memory摆放 · 电源网络
布局规划
05
电源网络设计
电源地网络 · IR Drop · EM规则 · Decap插入
电源可靠性
06
布局基础
自动布局 · Legalization · 拥塞度 · 单元密度
布局算法
07
面积优化技术（上）
单元合并与折叠 · 门控时钟 · 多阈值混用
优化面积
08
面积优化技术（下）
物理综合 · 扫描链重构 · 冗余逻辑消除
优化综合
09
时钟树综合（CTS）
时钟结构 · Skew/Latency · H-tree/Mesh · 门控
时钟CTS
10
布线基础
全局/详细布线 · 通孔 · DRC与布线
布线DRC
11
布线优化
拥塞消除 · 天线效应 · 绕线 · 信号完整性
优化SI
12
静态时序分析（STA）
时序路径 · setup/hold · SDC · OCV/AOCV
时序验证
13
功耗优化
动态/静态功耗 · Multi-VDD · Power Gating · DVFS
低功耗优化
14
信号完整性分析
串扰 · IR Drop影响 · 衬底噪声 · 屏蔽隔离
SI噪声
15
物理验证
DRC · LVS · ERC · Antenna检查
验证物理
16
可制造性设计（DFM）
CMP密度 · OPC · 冗余通孔 · 金属填充
DFM制造
17
层次化设计
模块划分 · 顶层接口 · 黑盒 · 时序收敛
层次化模块
18
先进工艺节点挑战
FinFET · 多重 patterning · LELE/SADP
先进工艺挑战
19
版图寄生参数提取
寄生电容/电阻 · QRC/StarRC · 时序影响
寄生提取
20
ECO流程
功能ECO · 时序ECO · 金属层ECO · 验证
ECO迭代
21
低功耗设计实现
多电压域 · Level Shifter · 隔离单元
低功耗实现
22
高速接口版图设计
DDR/SerDes/USB · 等长布线 · 阻抗控制
接口高速
23
模拟与混合信号版图
匹配性 · 屏蔽隔离 · 衬底耦合 · Guard Ring
模拟混合信号
24
存储器（Memory）编译器
Memory Compiler · 面积/功耗权衡 · BIST
存储器编译器
25
3D IC与先进封装
TSV · Micro-bump · Interposer · 热管理
3D封装
26
版图自动化脚本
Tcl/Skill · 自动化DRC/LVS · 批量处理
脚本自动化
27
项目实战：RTL→GDSII（上）
逻辑综合 · 形式验证 · Floorplan与布局
实战流程
28
项目实战：RTL→GDSII（中）
CTS · 布线 · STA与功耗分析
实战中
29
项目实战：RTL→GDSII（下）
物理验证 · DFM修复 · Tape-out准备
实战Tape-out
30
课程总结与职业发展
技能树 · 面试技巧 · 行业趋势 · 学习资源
职业总结