3、互连电气特性：信号完整性（SI）基础、串扰（Crosstalk）机理、电源完整性（PI）影响、电磁干扰（EMI）与屏蔽

各位工程师朋友，咱们今天聊聊互连的电气特性。说实话，这部分内容是我在项目中摔过最多跟头的地方。你想想看，一个芯片从设计到流片，几百万甚至上亿的投入，最后因为互连上的电气问题翻车，那真是欲哭无泪。

我个人习惯把互连电气特性分成四个维度来看：信号完整性、串扰、电源完整性、电磁干扰。这四个东西不是孤立的，它们互相影响。我见过太多工程师只盯着SI，结果PI出了问题，整个系统还是崩了。

信号完整性，说白了就是保证信号从发送端到接收端，波形别走样。我在项目中遇到过最典型的情况：明明仿真时波形漂亮得很，一上测试台，眼图全闭上了。

为什么会这样？因为互连不是理想导线。它有电阻、电容、电感，还有分布参数。高频信号在互连上跑，就像水在管道里流——管道有阻力，有弯头，还有分支，水流自然会变形。

核心要点：信号完整性的本质是阻抗匹配问题。当驱动端、互连线、接收端的阻抗不一致时，信号就会发生反射，导致波形畸变。

我建议你记住几个关键参数：

嗯，这里要注意：当信号上升时间小于2倍的传输延迟时，就必须按传输线来处理。这个经验值是我从第一颗失败的芯片里学到的教训。

串扰，就是一根线上的信号干扰了旁边的线。你想想看，现在的芯片里，线间距越来越小，线宽越来越细，串扰问题自然越来越严重。

我曾经在一个28nm的项目里，就因为没处理好串扰，导致数据总线上的信号互相干扰，整个芯片的功能都乱了。那段时间真是焦头烂额。

串扰的机理其实不复杂：

我个人的经验是：容性耦合在低速时占主导，感性耦合在高速时更明显。所以做高速设计时，一定要同时考虑两者。

实用技巧：在关键信号线之间加屏蔽地线，可以有效降低串扰。但要注意，屏蔽线必须两端接地，否则效果会大打折扣。

串扰的量化指标通常用近端串扰（NEXT）和远端串扰（FEXT）来表示。我建议你在设计阶段就用EDA工具跑一下串扰仿真，别等到流片回来再后悔。

电源完整性，很多人觉得不就是供电嘛，有什么好研究的？其实不然。电源完整性直接影响信号质量，甚至决定芯片能不能正常工作。

我记得有个项目，芯片在低频时跑得好好的，一上高频就出问题。查来查去，最后发现是电源分配网络（PDN）的阻抗太高，导致电源电压波动太大，信号驱动能力不足。

电源完整性的核心问题有两个：

警告：不要忽视去耦电容的放置位置。电容离负载越远，寄生电感越大，去耦效果越差。我见过有人把去耦电容放在芯片的另一端，那基本等于没放。

我建议你在做PI分析时，重点关注PDN的阻抗曲线。目标阻抗通常要低于几十毫欧，具体数值取决于芯片的功耗和电压容限。

电磁干扰，说白了就是你的芯片在向外辐射电磁波，或者被外部的电磁波干扰。这个问题在消费电子领域尤其重要，因为要过EMC认证。

我曾经在一个手机芯片项目里，就因为EMI超标，整个项目延期了三个月。从那以后，我对EMI问题格外重视。

EMI的传播路径主要有两种：

屏蔽是解决EMI最有效的手段之一。但屏蔽不是随便加个金属罩就完事了，要注意：

经验之谈：在芯片设计阶段，就要考虑EMI问题。比如在I/O接口处加ESD保护电路，在电源入口加滤波电容，在高速信号线上加串联电阻。这些措施虽然简单，但效果显著。

好了，关于互连电气特性，我就讲这么多。记住，SI、串扰、PI、EMI这四个方面是相互关联的，不能孤立地看。做设计时，要综合考虑，才能做出靠谱的芯片。