互连物理层基础：从金属层到延迟模型

各位同学，今天我们来聊聊互连物理层。说实话，这部分内容在芯片设计里经常被忽视——很多人觉得不就是把线连起来嘛，有什么好讲的？但我在项目中吃过不少亏，有一次因为互连延迟估算不准，导致整个芯片时序收敛失败，硬生生多花了两个月改版。从那以后，我对互连物理层就格外上心。

现代芯片的互连，说白了就是一层一层的金属线堆叠起来的。你想想看，一颗芯片里几亿个晶体管，光靠一层金属怎么可能连得通？所以就有了多层金属结构。

我习惯把金属层分成两类：

通孔（Via）是什么？就是连接不同金属层的「桥梁」。嗯，这里要注意：通孔本身也有电阻，而且随着工艺微缩，通孔电阻的影响越来越大。我曾经在0.13μm工艺下做过一个设计，通孔电阻占到了总互连电阻的30%以上，当时确实吓了一跳。

关键参数：通孔电阻一般在几欧姆到几十欧姆之间，具体取决于通孔尺寸和工艺节点。65nm以下工艺，单通孔电阻可能超过10Ω。

金属线之间填充的是什么？是介质材料。早期工艺用二氧化硅（SiO₂），介电常数约3.9。后来工艺越来越先进，互连间距越来越小，寄生电容问题就凸显出来了。

为什么会这样？因为电容和介电常数成正比。你想想看，线间距缩小了，电容本来就增大，如果介电常数再降不下来，那RC延迟就失控了。

所以业界开始用低k介质材料，比如SiOF（k≈3.5）、SiCOH（k≈2.7），甚至多孔介质（k可以做到2.0以下）。我参与过一个65nm项目，当时为了用上低k介质，整个工艺团队折腾了大半年——低k材料机械强度差，CMP（化学机械抛光）时容易开裂，良率一度掉到30%以下。

个人经验：选介质材料时，别光盯着介电常数。机械强度、热稳定性、与金属的粘附性，这些都得综合考虑。我曾经在一个项目中选了最低k的材料，结果封装后热循环测试，介质层直接开裂了。

互连的电气特性，核心就是电阻和电容。电阻怎么算？

R = ρ × L / (W × T)

其中ρ是金属电阻率，L是线长，W是线宽，T是金属厚度。铜的电阻率约1.68×10⁻⁸ Ω·m，铝约2.65×10⁻⁸ Ω·m。现在主流工艺都用铜，因为电阻率更低。

电容就复杂一些。互连电容分三部分：

我个人的习惯是，在早期估算阶段用简单的平行板电容公式，但到了详细设计阶段，一定要用场求解器（比如FastCap、Raphael）做精确提取。为什么？因为随着线宽缩小，边缘电容占比越来越大，平行板公式误差可能超过50%。

避坑指南：我曾经在一个项目中，用简化模型估算互连电容，结果实际流片回来，关键路径延迟比仿真慢了40%。后来一查，就是边缘电容没算准。从那以后，我对RC提取再也不敢马虎了。

好了，有了R和C，怎么算延迟？最经典的就是Elmore延迟模型。说白了，就是把互连线看成一段一段的RC网络，然后算每个节点到负载的延迟之和。

对于一条均匀的互连线，Elmore延迟公式很简单：

τ = 0.5 × R_total × C_total

其中R_total是整条线的总电阻，C_total是总电容。这个0.5的系数怎么来的？我简单解释一下：

假设一条线分成N段，每段电阻R/N，每段电容C/N。从驱动端看，第一段电阻要充所有N段电容，第二段电阻要充后面N-1段电容...以此类推。求和之后，就得到0.5这个系数。

你想想看，如果线很长，R_total和C_total都很大，延迟就会随线长的平方增长。这就是为什么长互连会成为性能瓶颈。

实际应用：在28nm工艺下，1mm长的铜互连，Elmore延迟大约在50-100ps。如果时钟周期只有500ps，那光互连延迟就占了10%-20%，再加上门延迟，时序余量就很紧张了。

Elmore模型虽然简单，但非常实用。我一般在做顶层规划时，先用Elmore模型快速估算关键路径的互连延迟，判断是否需要插入中继器（Repeater）。如果Elmore延迟超过时钟周期的20%，那就得考虑加中继器了。

不过要注意，Elmore模型假设信号是单调的，而且忽略了电感效应。在高速设计中（比如5GHz以上），电感的影响就不能忽视了。那时候得用更精确的传输线模型，但那是后话了。

小技巧：用Elmore模型估算时，可以把互连线分成10-20段，精度就足够了。分段太多反而增加计算量，没必要。

好了，这一节的内容就到这里。互连物理层是芯片设计的基石，看似简单，但里面的门道不少。希望各位在实际项目中，能把这些基础知识用起来，少走一些我当年走过的弯路。

可可精品资料库