4. 天线效应检查（ERC/ANT）

天线效应，这名字听着挺玄乎，其实说白了就是芯片制造过程中的一个“静电伤害”问题。我刚开始做版图那会儿，总觉得这玩意儿是工艺厂拿来吓唬人的，直到有一次流片回来，良率惨不忍睹，一查，就是天线效应惹的祸。从那以后，我再也不敢小看它了。

为什么会发生天线效应？你想想看，在芯片制造过程中，尤其是金属刻蚀这一步，大片的金属层会像天线一样收集等离子体中的电荷。这些电荷无处可去，只能通过栅氧化层泄放。如果栅氧化层很薄，那它就会被击穿，晶体管就废了。

嗯，这里要注意一个关键点：天线效应只发生在与栅极直接相连的金属层上。如果金属连的是源漏区，那基本不用担心，因为源漏区有PN结，电荷可以通过结漏电流泄放掉。

核心概念：天线比率（Antenna Ratio）是衡量天线效应风险的关键指标。它定义为：

天线比率 = 金属面积 / 栅极面积

比率越大，风险越高。各家工艺厂都有自己的安全阈值，一般在几百到几千之间。

天线比率的计算其实不复杂，但细节很多。我习惯把它分成两步：

举个例子：

假设一个NMOS管，栅极面积 = 0.1μm × 0.5μm = 0.05μm²
与之相连的金属1面积 = 50μm²
天线比率 = 50 / 0.05 = 1000

如果工艺厂规定的上限是800，那这个节点就违规了。

我的经验：实际项目中，天线比率计算要考虑“累积效应”。也就是说，如果一条金属线经过多层跳线，每一层的面积都要累加。我曾经遇到过一个案例，单层金属都没问题，但累加起来就超标了。

天线检查通常由ERC（Electrical Rule Check）工具完成，比如Calibre的ANT规则。我个人习惯这样设置：

这里有个表格，是我常用的规则设置参考：

注意：这些数值只是参考，实际项目中一定要以工艺厂提供的Design Rule为准。不同工艺节点（比如28nm和7nm）的阈值差异很大，千万别套用旧数据。

如果检查出天线效应违规，怎么修？主要有两种方法：跳线法和插入二极管。我分别说说。

跳线法的原理很简单：把长金属线打断，通过上层或下层金属跳过去。这样，原本累积的金属面积就被分散了，天线比率自然就降下来了。

具体做法：

举个例子：

原始走线：M1（长100μm）→ 栅极
修复后：M1（长50μm）→ Via → M2（长10μm）→ Via → M1（长50μm）→ 栅极

这样，M1的两段各50μm，天线比率减半，可能就合规了。

我的经验：跳线法虽然有效，但会增加电阻和电容，对高速信号可能有影响。我曾经在一个DDR接口上用过跳线法，结果时序差点没过。所以，高频信号慎用跳线法。

插入二极管是另一种常用方法。原理是在金属线上加一个反向偏置的二极管，当电荷积累时，二极管会反向击穿，把电荷泄放到衬底或电源上。

具体做法：

这里有个对比表格：

修复方法	优点	缺点
跳线法	不增加额外器件，不影响版图面积	增加电阻电容，影响信号质量
插入二极管	不影响信号路径，适合高频信号	增加版图面积，需要额外空间

注意：插入二极管时，一定要确保二极管的尺寸足够大，能承受预期的电荷量。太小了，二极管本身可能先被击穿。我见过有人为了省面积，用了最小尺寸的二极管，结果流片后还是出了问题。

下面这张图，是我自己总结的天线效应检查知识体系，你可以参考一下：

这张图把天线效应检查的四个核心模块串起来了：从物理原理出发，理解为什么会有这个问题；然后学会计算天线比率；接着设置检查规则；最后掌握修复方法。每一步都环环相扣。

总结一下：天线效应检查不是走过场，它是芯片良率的守护神。我见过太多项目因为天线效应问题导致流片失败，返工成本高得吓人。所以，在签核准备阶段，一定要把ANT检查做扎实。

好了，这一章的内容就到这里。天线效应虽然看起来复杂，但只要掌握了原理和流程，其实不难。下一章我们会讲ESD检查，那又是另一个有趣的话题了。