一、签核准备阶段概述

什么是签核（Sign-off）

签核，英文叫 Sign-off，说白了就是芯片设计流片前的最后一道关卡。

我经常跟团队里的年轻人说，签核就像高考前的最后一次模拟考试。你平时学得再好，模拟考没过关，老师也不敢让你上考场。芯片也是一样——你设计得再漂亮，签核没过，谁也不敢把它送去流片。

签核的核心含义是：在指定工艺角、指定电压、指定温度下，芯片的各项指标都达到了设计要求。这包括时序、功耗、面积、信号完整性、可靠性等等。

我个人习惯把签核分成两个阶段：准备阶段和执行阶段。准备阶段做的是把检查环境搭好、把规则配好、把数据准备好。执行阶段才是真正跑检查、修问题、出报告。

嗯，这里要注意，很多人一上来就急着跑检查，结果跑出来一堆假错，浪费大量时间。我建议你先把准备阶段做扎实。

为什么需要版图检查

你想想看，一颗芯片从设计到流片，中间经历了多少步骤？

逻辑综合、布局布线、时钟树综合、电源网络规划……每一步都有可能引入错误。有些错误是功能性的，比如逻辑错了；有些错误是物理性的，比如金属线间距不够、通孔没对齐。

版图检查，就是专门抓这些物理错误的。

我记得有一次，一个项目在流片前三天，跑DRC发现一条关键路径上的金属线宽度只有0.18μm，而规则要求是0.2μm。差这0.02μm，芯片就可能短路。还好检查出来了，不然那批晶圆就废了。

版图检查的核心价值就三个字：保良率。你设计得再好，良率上不去，一切都是白搭。

签核流程全景图

签核流程，说白了就是一套标准化的检查流水线。我把它画成了一张图，你看一眼就明白了。

这张图展示的是签核流程的宏观视角。你从左边开始，先做准备工作，然后进入检查阶段，发现问题就修复，修复完再检查，直到所有检查都通过，最后输出签核报告。

为什么会这样设计？因为芯片设计是一个迭代收敛的过程。你不可能一次就把所有问题都修完，需要反复跑、反复修。

版图检查在芯片设计中的位置

版图检查在整个芯片设计流程中，处于什么位置？我直接给你画个时间线：

阶段	主要工作	版图检查角色
前端设计	RTL编码、功能验证	不参与
后端设计	布局布线、时钟树	阶段性检查
签核阶段	全面版图检查	核心角色
流片	送交foundry	不参与

看到了吧？版图检查在签核阶段是的核心。前端设计阶段你不需要管版图，后端设计阶段你可以做一些阶段性检查，但真正全面、彻底的版图检查，一定是在签核阶段完成的。

嗯，说到这儿，我想起一个项目。那个项目后端设计阶段一次DRC都没跑过，到了签核阶段一跑，好家伙，三千多个DRC错误。团队加班加点修了两周才搞定。从那以后，我带的项目都要求后端设计阶段至少跑三次DRC——布局完成后一次、时钟树综合后一次、最终布线后一次。

版图检查在芯片设计中的位置，说白了就是最后一道防线。前面所有的设计工作，最终都要通过版图检查来验证。它不生产芯片，但它保证芯片能生产出来。

好了，这一章的内容就这些。记住一句话：签核准备做得好，流片良率跑不了。