3. 版图与电路一致性检查（LVS）基础

各位工程师朋友，今天我们来聊聊LVS。说实话，LVS是芯片设计里最「较真」的一环。它不关心你的电路性能有多好，也不管你的版图画得多漂亮——它只问一个问题：你画出来的版图，和设计好的电路图，到底是不是一回事？

我在刚入行那会儿，总觉得LVS就是个走流程的步骤。直到有一次，一个看似简单的短路错误，让我多花了整整两周时间才定位到问题。从那以后，我再也不敢小看LVS了。

3.1 LVS的定义与目的

LVS，全称Layout Versus Schematic，中文叫版图与电路一致性检查。说白了，就是拿你画好的版图，和原始的电路网表做一次「找不同」。

它的核心目的有三个：

• 验证版图与电路是否完全一致——这是最基本的要求
• 发现版图绘制中的错误——比如少画了一根线、多连了一个孔
• 确保芯片功能正确——版图错了，流片回来就是废片

你想想看，一个芯片动辄几百万个晶体管，靠人工去检查？根本不现实。LVS工具就是我们的「火眼金睛」，它能自动比对版图和电路，找出所有不一致的地方。

3.2 LVS检查流程

LVS的检查流程，其实就两大步：提取网表和对比网表。我习惯把它比作「翻译」和「校对」的过程。

3.2.1 提取网表

这一步，工具会从你的版图里「读」出电路连接关系。它识别出每个器件（MOS管、电阻、电容等），以及它们之间的连线。最终生成一个版图网表。

提取网表时，工具会做以下几件事：

1. 识别器件——根据版图上的图形层，判断出是什么器件
2. 提取连接关系——看金属线、通孔怎么连的
3. 生成网表——输出一个SPICE格式的网表文件

3.2.2 对比网表

有了版图网表，再拿它和电路网表做比对。工具会逐条检查：

• 器件数量是否一致
• 每个器件的参数是否匹配（比如W/L值）
• 连接关系是否完全相同

如果完全一致，LVS就通过了。如果有差异，工具会报出具体的错误信息。

下面这张图，是我自己总结的LVS检查流程，你可以看看：

3.3 常见LVS错误类型

做LVS这么多年，我见过的错误类型五花八门。但归纳起来，最常见的就是这三类：

3.3.1 短路（Short）

短路，就是不该连在一起的两根线，被意外连上了。这通常是因为：

• 金属线间距太小，导致桥接
• 通孔（via）位置放错了，把不同层连在了一起
• 不同net的图形层有重叠

3.3.2 断路（Open）

断路，就是该连上的线，中间断开了。常见原因：

• 金属线有缺口或断裂
• 通孔缺失或未完全连接
• 器件引脚没有正确连接

断路错误有时候特别隐蔽。我记得有一次，一条线看起来是连着的，但实际在拐角处有个极小的缺口——肉眼根本看不出来，只有LVS工具能发现。

3.3.3 器件不匹配

器件不匹配，指的是版图里的器件和电路里的器件对不上。比如：

• MOS管的W/L值不一致
• 电阻的阻值偏差太大
• 器件类型搞错了（比如把NMOS画成了PMOS）
• 器件数量不一致（多了一个或少了一个）

错误类型	典型表现	常见原因	严重程度
短路	两个不同net被连在一起	金属桥接、via位置错误	致命
断路	同一个net中间断开	金属断裂、via缺失	严重
器件不匹配	参数或类型不一致	W/L错误、器件类型错误	中等

3.4 LVS调试技巧

调试LVS，说白了就是「找不同」。但怎么找得快、找得准，这里头有门道。我分享几个自己常用的技巧：

嗯，说到调试，我想起一个案例。有一次，一个同事的LVS报告显示有50多个短路错误。他一个个去查，查了两天都没搞定。我过去一看，发现所有短路都集中在同一个区域——原来是那个区域的电源环画错了，导致整片区域的电源和地都短路了。改完电源环，50多个错误一下子全消失了。

所以你看，调试LVS不能蛮干，得学会「抓大放小」，找到问题的根源。