01
拥塞分析入门
什么是布局布线拥塞？拥塞对芯片PPA的影响，课程框架与学习路径。
概念全景
02
拥塞的物理根源
标准单元密度过高、宏单元布局不合理、电源网络规划导致的绕线竞争。
物理Floorplan
03
拥塞的电路根源
高扇出网络、多bit总线聚集、时钟网络局部集中。
电路时钟
04
拥塞的工艺影响
先进工艺(7nm/5nm)金属层规则、最小间距、通孔阻塞效应。
工艺先进节点
05
EDA工具拥塞评估指标
GRC、LRC、拥塞热点图、Overflow计数。
指标EDA
06
拥塞分析前的数据准备
DB/LEF/DEF检查、SDC导入、物理库一致性验证。
数据流程
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运行拥塞分析流程
Innovus/ICC2命令、pre-route vs post-route、报告解读。
命令实操
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解读拥塞报告(上)
全局拥塞报告：Total Overflow、Max Overflow、分布。
报告全局
09
解读拥塞报告(下)
局部热点分析，GUI工具(Congestion Map Viewer)定位坐标。
GUI热点
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拥塞与布通率的关系
布通率定义，拥塞导致短路/开路，DRC违例连锁反应。
布通率DRC
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拥塞与时序的耦合
绕线过长导致RC延迟增加，信号完整性(串扰/毛刺)恶化时序。
时序SI
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拥塞与功耗的耦合
绕线电容增大导致动态功耗上升，IR Drop局部恶化。
功耗IR Drop
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基于Floorplan的拥塞修复(上)
调整核心利用率、增加Row间距、优化宏单元朝向。
Floorplan利用率
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基于Floorplan的拥塞修复(下)
创建Channel/Keepout区域，使用Fence/Region约束。
Region通道
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基于Placement的拥塞修复
Max Density约束、拥塞驱动布局、局部单元扩散。
Placement扩散
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基于CTS的拥塞修复
时钟树综合阶段优化，时钟门控分散，绕线层指定。
CTS时钟
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基于Routing的拥塞修复
多通孔插入、绕线层分配、宽度/间距调整。
绕线通孔
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基于逻辑综合的拥塞预防
控制组合逻辑深度，避免高密度单元，寄存器分散综合。
综合预防
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基于网表的拥塞修复
逻辑复制、缓冲器插入、扇出分解。
网表优化
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电源网络(PG)对拥塞的影响
PG网格密度与绕线平衡，电源条带宽度/间距优化。
PG电源
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先进工艺下的特殊拥塞问题
FinFET鳍对齐约束，EUV光刻对金属层额外限制。
FinFETEUV
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拥塞修复的迭代流程
分析-修复-验证闭环，迭代次数与收敛标准，避免过度修复。
迭代方法论
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拥塞修复自动化脚本(Tcl)
Tcl批量提取热点，自动单元扩散/密度调整，对比报告。
Tcl自动化
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拥塞修复自动化脚本(Python)
Python解析报告，调用EDA工具API实现自动化修复。
PythonAPI
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案例实战1：高利用率设计
85%+利用率，从Floorplan到Routing全流程优化。
实战高利用率
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案例实战2：多时钟域
多时钟域时钟树拥塞分析与修复，门控单元合理摆放。
多时钟实战
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案例实战3：混合信号设计
模拟与数字接口区域拥塞分析与修复。
混合信号接口
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拥塞修复的效果评估
Overflow对比、布通率提升、DRC减少、时序功耗改善量化。
评估量化
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常见陷阱与误区
过度修复导致面积膨胀、局部修复引发全局转移、忽略PVT。
陷阱经验
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课程总结与进阶路径
核心要点回顾，推荐书籍//文档，职业发展建议。
总结进阶