01
版图检查概述
DRC、LVS、ERC、ANT等基本概念，版图检查在芯片设计流程中的位置与重要性。
概念流程
02
设计规则检查（DRC）基础
DRC规则分类（宽度、间距、包围、面积等），规则文件格式（SVRF、tcl）初探。
规则分类SVRF
03
DRC规则文件解析（上）
深入理解SVRF语法，包括LAYER、CONNECT、REGION等关键语句。
SVRF语法
04
DRC规则文件解析（下）
复杂规则编写技巧，条件规则、派生层运算、变量与循环。
高级变量
05
DRC运行流程与工具
主流DRC工具（Calibre、ICV、Assura）介绍，运行脚本与日志分析。
工具脚本
06
DRC结果分析
DRC结果数据库（RDB/ASCII）解读，Violation浏览器使用技巧，常见错误分类。
RDBDebug
07
DRC Debug实战（上）
短路类错误（Metal Short、Via Short）的定位与修复方法。
短路修复
08
DRC Debug实战（下）
间距类、天线效应类错误的定位与修复，密度规则检查。
间距天线
09
DRC Signoff标准
DRC Clean标准定义，Waiver机制与使用规范，Signoff报告解读。
SignoffWaiver
10
版图与电路一致性检查（LVS）基础
LVS原理，网表提取（Netlist Extraction）流程。
LVS网表
11
LVS规则文件解析
LVS规则文件结构，DEVICE、PROPERTY、CONNECT等语句详解。
规则DEVICE
12
LVS运行与结果分析
LVS运行流程，结果数据库（LDB）解读，常见不匹配类型。
LDB不匹配
13
LVS Debug实战（上）
器件类型与参数不匹配的Debug方法，如何检查MOS管W/L。
器件W/L
14
LVS Debug实战（下）
节点不匹配（开路/短路）的Debug方法，使用Calibre RVE图形化Debug。
开路RVE
15
LVS Signoff标准
LVS Clean标准，层次化LVS与Flat LVS的选择。
层次化Clean
16
电气规则检查（ERC）
ERC规则定义，浮空节点、电源地短路、驱动能力检查等。
ERC浮空
17
天线效应检查（ANT）
天线效应原理，天线比率计算，跳线（Jumper）插入与检查。
天线Jumper
18
密度检查（Density Check）
金属密度、有源区密度规则，虚拟填充（Dummy Fill）策略。
密度Dummy
19
可制造性设计（DFM）检查
CMP热点、光刻热点、通孔覆盖等DFM规则检查。
DFMCMP
20
可靠性检查（Reliability Check）
电迁移（EM）、IR Drop、自热效应等检查方法。
EMIR Drop
21
层次化版图检查策略
Top-down与Bottom-up检查流程，模块级与芯片级检查的衔接。
层次化策略
22
版图检查脚本自动化
使用Tcl/Perl/Python编写DRC/LVS运行脚本，批量处理与结果汇总。
脚本自动化
23
版图检查数据库管理
Violation数据库的存储、查询与统计分析，建立检查知识库。
数据库知识库
24
Signoff流程集成
将DRC/LVS/ERC等检查集成到统一Signoff流程，Checklist管理。
集成Checklist
25
Calibre工具深度应用
Calibre Interactive与RVE高级功能，DRC/LVS/DFM一体化流程。
CalibreRVE
26
ICV与Assura工具对比
不同工具的特点、优缺点及适用场景，工具选型建议。
ICVAssura
27
先进工艺节点下的版图检查挑战
FinFET、GAA等新结构带来的检查规则变化，多重图形（MP）检查。
FinFETMP
28
版图检查中的常见陷阱与避坑指南
基于真实项目的常见错误案例分析与经验总结。
陷阱案例
29
版图检查质量与效率提升
并行检查、增量检查、云上检查等效率优化方法。
效率云
30
课程总结与项目实战
综合项目实战，从DRC到Signoff的完整流程演练，知识体系回顾。
实战总结