时钟约束入门：create_clock命令详解、时钟周期与占空比、时钟组

各位同学，咱们今天聊聊时钟约束。说实话，我刚入行那会儿，觉得时序约束就是随便写几个命令，让工具别报错就行。直到有一次，一个项目在板子上跑起来，高频工况下老是随机死机，查了整整两周，最后发现是时钟约束写错了——嗯，从那以后，我再也不敢小看这个环节了。

时钟，是FPGA设计的“心跳”。你想想看，如果心跳都不准，整个系统怎么可能稳定？今天我们就从最基础的 create_clock 命令讲起，把时钟周期、占空比、时钟组这些概念彻底搞明白。

一、create_clock 命令——时钟约束的起点

我个人习惯，拿到一个新项目，第一件事就是先把所有时钟定义清楚。create_clock 是时序约束里最基础、也最重要的命令。它的语法其实很简单：

create_clock -name <时钟名> -period <周期> [ -waveform <上升沿时间 下降沿时间> ] [get_ports <端口名>]

举个例子，假设我们板子上有个 50MHz 的晶振，连接到 FPGA 的 clk_in 引脚上：

create_clock -name sys_clk -period 20.000 [get_ports clk_in]

这里 -period 20.000 表示周期是 20ns，对应 50MHz。为什么不写 50MHz 而写 20ns？因为工具内部做时序计算时，用的都是时间单位，不是频率单位。这个细节，我当年就吃过亏——直接写频率，工具报错说格式不对。

二、时钟周期与占空比——别被默认值坑了

时钟周期，就是时钟信号重复一次的时间。占空比呢，是高电平时间占整个周期的比例。很多同学以为占空比一定是 50%，其实不一定。

默认情况下，如果你只指定了 -period，工具会认为占空比是 50%，上升沿在 0ns，下降沿在周期的一半。比如上面那个 20ns 的时钟，默认上升沿在 0ns，下降沿在 10ns。

但实际项目中，有些时钟源输出的占空比不是 50%。比如某些 DDR 接口的时钟，占空比可能是 45% 或 55%。这时候就需要用 -waveform 来指定：

# 占空比 40%，高电平 8ns，低电平 12ns
create_clock -name ddr_clk -period 20.000 -waveform {0 8} [get_ports ddr_clk_p]

这里 {0 8} 表示上升沿在 0ns，下降沿在 8ns。高电平持续 8ns，低电平持续 12ns，占空比 40%。

还有一个容易忽略的点：多个时钟可以定义在同一个端口上。比如一个引脚可以输入两种不同频率的时钟，通过配置寄存器切换。这时候需要定义多个时钟，并用 set_clock_groups 告诉工具它们不会同时存在。

三、时钟组——让工具知道哪些时钟“老死不相往来”

时钟组，说白了就是告诉时序分析工具：这些时钟之间不需要做时序检查。为什么需要这个？因为有些时钟是异步的，比如来自不同晶振的时钟，它们之间没有固定的相位关系，做时序分析没有意义。

我遇到过最典型的场景：一个项目里用了两个独立的晶振，一个 50MHz 给逻辑用，一个 25MHz 给以太网用。这两个时钟之间没有任何同步关系，如果不加时钟组约束，工具会花大量时间去分析它们之间的路径，产生一堆没用的违例报告。

时钟组用 set_clock_groups 命令来定义：

# 定义两个异步时钟组
set_clock_groups -asynchronous -group {clk_a} -group {clk_b}

这里 -asynchronous 表示异步时钟组。还可以用 -exclusive 表示互斥时钟组——就是那些不会同时工作的时钟。比如前面说的通过配置寄存器切换的两种时钟：

set_clock_groups -exclusive -group {clk_50m} -group {clk_100m}

嗯，这里要注意：如果你把异步时钟误设为互斥，工具可能会漏掉一些跨时钟域的路径检查，导致功能问题。反过来，把互斥时钟误设为异步，工具会多做一些无意义的分析，浪费运行时间，但不会漏报。所以，拿不准的时候，宁可用 -asynchronous 也别用 -exclusive。

最后，给大家一个实用建议：写时钟约束的时候，养成好习惯——先定义所有物理时钟（来自引脚的），再定义生成时钟（PLL 输出的），最后用时钟组把异步时钟分开。这个顺序，我每次做项目都严格遵守，从来没出过问题。

好了，时钟约束入门就讲到这里。记住，时钟是 FPGA 的脉搏，约束写对了，后面的路就好走了。