时序分析基础：建立时间与保持时间、时钟偏斜、时序路径
大家好，我是你们的FPGA时序约束讲师。今天我们来聊聊时序分析里最核心的几个概念——建立时间、保持时间、时钟偏斜，还有时序路径。
说实话，我刚入行那会儿，觉得时序分析就是跑个工具看看有没有红色报错。后来有一次，一个项目在实验室跑得好好的，量产之后偶尔有几片出问题。查了整整两周，最后发现是保持时间违例。嗯，从那以后，我再也不敢小看这些基础概念了。
1. 建立时间与保持时间——寄存器的"脾气"
每个寄存器都有它的"脾气"。你想让它老老实实采样数据，就得遵守它的规矩。
建立时间（Setup Time）：在时钟有效沿到来之前，数据必须保持稳定的最短时间。
保持时间（Hold Time）：在时钟有效沿到来之后，数据必须保持稳定的最短时间。
我习惯用一个比喻来理解：
- 建立时间就像你赶火车——你得在发车前几分钟就站在站台上
- 保持时间就像火车关门后——你不能在发车瞬间还往车上跳
核心公式（建立时间检查）：
Data Arrival Time <= Data Required Time (Setup)
即：Tclk1 + Tco + Tdata <= Tclk2 + Tcycle - Tsetup核心公式（保持时间检查）：
Data Arrival Time >= Data Required Time (Hold)
即：Tclk1 + Tco + Tdata >= Tclk2 + Thold你想想看，如果数据来得太晚，建立时间就违例了。如果数据变得太快，保持时间就违例了。说白了，就是数据必须在时钟沿前后都"老实待着"。
我的经验：在调试时序违例时，先看建立时间还是保持时间？我个人习惯先看建立时间。因为建立时间违例通常可以通过降低频率来验证，而保持时间违例跟频率无关，更难定位。
2. 时钟偏斜——理想很丰满，现实很骨感
我们总说"时钟沿同时到达所有寄存器"，但现实不是这样的。
时钟偏斜（Clock Skew）：同一个时钟信号到达不同寄存器的时间差。
为什么会这样？因为时钟走线有长度、有负载、有工艺偏差。你想想看，一个时钟信号从PLL出来，要分叉到几百上千个寄存器，怎么可能同时到达？
时钟偏斜分为两种：
- 正偏斜（Positive Skew）：目标寄存器的时钟晚于源寄存器——对建立时间有利，对保持时间不利
- 负偏斜（Negative Skew）：目标寄存器的时钟早于源寄存器——对保持时间有利，对建立时间不利
注意：我曾经在一个项目中遇到时钟偏斜过大的问题。两个相距很远的寄存器，时钟偏斜达到了几百皮秒。结果保持时间怎么修都修不好。最后只能加buffer树来平衡时钟延迟。所以布局时就要考虑时钟域的分布，别等跑完时序再后悔。
3. 时序路径——数据走的"路"
时序分析说白了就是分析数据走的每一条路。这些路，我们叫它时序路径。
典型的时序路径有四类：
| 路径类型 | 起点 | 终点 | 说明 |
|---|---|---|---|
| 输入到寄存器 | 输入端口 | 寄存器D端 | 受输入延迟约束影响 |
| 寄存器到寄存器 | 寄存器Q端 | 寄存器D端 | 最核心的路径，组合逻辑都在这里 |
| 寄存器到输出 | 寄存器Q端 | 输出端口 | 受输出延迟约束影响 |
| 输入到输出 | 输入端口 | 输出端口 | 纯组合路径，较少见 |
其中，寄存器到寄存器的路径是我们最常打交道的。一条完整的路径包括：
- 源寄存器的时钟到Q延迟（Tco）
- 组合逻辑延迟（Tdata）
- 目标寄存器的建立/保持时间要求
- 时钟偏斜的影响
我建议你记住这个公式：
路径总延迟 = Tclk1 + Tco + Tdata
其中 Tclk1 是时钟到达源寄存器的延迟4. 知识体系总览
下面这张图，是我自己总结的时序分析核心逻辑。你看一遍，基本就明白这几个概念怎么串起来了。
我的建议：刚开始学时序分析，别急着去记那些复杂的公式。先把建立时间、保持时间、时钟偏斜这三个概念搞清楚。它们就像三块积木，搭好了，后面的时序约束就是水到渠成的事。
好了，这一章的内容就到这里。记住，时序分析不是玄学，它是有章可循的。你只要把每个寄存器的"脾气"摸透了，把每条路径走明白了，时序约束就不再是难题。