第四章：互连层次结构——全局、半全局、局部互连的特点与用途

各位做后端的朋友，咱们今天聊聊互连层次结构。说实话，很多刚入行的工程师容易把互连线想得太简单——不就是一根金属线嘛，能有多复杂？但我在项目里吃过不少亏，才真正明白：互连结构选不对，时序收敛全白费。

现代芯片里，互连线可不是一根根孤立的导线。它们有明确的层次划分。我个人习惯把它们分成三层：局部互连、半全局互连和全局互连。这三兄弟各有各的脾气，用对了地方事半功倍，用错了...嗯，你懂的。

先说说最底层的局部互连。它连接的是标准单元内部的晶体管，或者相邻几个单元之间的信号。说白了，就是芯片里最短、最细的那些线。

特点：

用途：

关键点：局部互连的延迟主要由晶体管驱动能力决定，互连线本身的RC延迟占比很小。所以优化局部互连时，我建议优先关注单元驱动强度，而不是线宽线距。

我在一个28nm的项目里遇到过这么个事：一个关键路径上的局部互连，我反复调整线宽，时序就是没改善。后来发现，问题出在前级驱动单元太小，而不是线本身。换了个大驱动单元，立马搞定。所以啊，别在局部互连上过度优化，那是舍本逐末。

再往上一层，是半全局互连。它连接的是芯片里不同功能模块之间的信号，比如一个IP核到另一个IP核的数据总线。长度一般在几百微米到几毫米之间。

特点：

用途：

我的经验：半全局互连是时序收敛的“重灾区”。为什么？因为它的RC延迟已经不能忽略，但又不像全局互连那样有专门的优化手段。我曾经在一个40nm的项目里，一条半全局数据总线占了整个路径延迟的40%。后来通过插入两级中继器，才把时序拉回来。

你想想看，半全局互连的优化其实是个平衡艺术。线太细，RC大；线太粗，占用布线资源。我个人习惯的做法是：先评估信号频率和长度，频率高、长度长的，适当加宽线宽；反之则保持默认。别一刀切。

最顶层是全局互连。它负责芯片内最远距离的信号传输，比如从芯片一角到另一角。长度可以到几毫米甚至十几毫米。

特点：

用途：

注意：全局互连的延迟可能占到整个时钟周期的30%-50%。我曾经在一个7nm的项目里，一条全局时钟线的延迟就占了周期的40%。这种情况下，光靠优化互连线本身已经不够了，必须考虑架构层面的调整，比如插入流水线或者改用异步设计。

我记得有个项目，全局互连上跑的是高频时钟。一开始我按常规方法插中继器，结果发现中继器本身的延迟加上互连线的RC延迟，反而让时序更差了。后来我改用差分传输的方式，才把信号完整性和时序都搞定。所以啊，全局互连的优化，有时候得跳出传统思维。

为了让大家看得更清楚，我整理了一个对比表：

特性	局部互连	半全局互连	全局互连
典型长度	< 100 μm	100 μm - 3 mm	> 3 mm
金属层	M1-M2	M3-M6	M7+
RC延迟占比	< 10%	10%-40%	> 40%
主要优化手段	单元驱动强度	线宽/中继器	架构/流水线
典型应用	单元内部	模块间总线	全局时钟

从表里能看出来，不同层次的互连，优化思路完全不同。局部互连靠单元驱动，半全局互连靠线宽和中继器，全局互连得动架构。千万别拿优化局部互连的方法去搞全局互连，那会出大问题。

下面这张图，是我自己总结的互连层次结构知识体系。画得比较直观，方便大家理解：

这张图把三层互连的层次关系、关键参数和优化策略都串起来了。我个人建议你把它存下来，做项目时对照着看，能少走不少弯路。

最后，分享几个我踩过的坑，希望能帮你避开：

我曾经...在一个16nm的项目里，把半全局互连的线宽加粗了50%，结果时序没改善多少，布线资源却浪费了一大片。后来发现，问题出在中继器位置不对，而不是线宽。所以记住：先优化中继器位置，再调线宽。

我还遇到过...一个全局时钟线，我插了5级中继器，结果时钟偏斜反而更大了。后来查出来，是中继器的延迟不一致导致的。从那以后，我改用对称树形结构来分布中继器，偏斜问题就解决了。

另外要注意...局部互连虽然RC延迟小，但也不能完全不管。在先进工艺（7nm以下）下，局部互连的电阻会因为尺寸效应而显著增大。我建议在7nm以下节点，局部互连也要做RC提取和时序检查，别掉以轻心。

好了，关于互连层次结构，今天就聊到这儿。记住一句话：选对层次，用对方法，时序收敛就成功了一半。下次咱们接着聊更具体的优化技巧。