第1章：工艺节点对互连的影响

各位做后端的朋友，咱们今天聊聊工艺节点对互连的影响。说实话，这个话题我每次给新人讲的时候，都会先问一个问题：你觉得从28nm到5nm，互连延迟是变快了还是变慢了？

很多人第一反应是——工艺进步了，肯定更快啊。嗯，这个答案对了一半，错了一半。我当年刚入行时也这么想，直到被一个老工程师点醒：「你想想看，线宽变细了，电阻是不是变大了？」

1.1 互连延迟的物理本质

先说说互连延迟到底是怎么回事。说白了，就是RC延迟——电阻乘以电容。R来自金属线的电阻率，C来自线间和线到衬底的寄生电容。

我习惯用一个简单的公式来理解：

τ = R × C = (ρ × L / (W × T)) × (ε × W × L / H)

这里ρ是电阻率，L是线长，W是线宽，T是金属厚度，ε是介电常数，H是介质厚度。注意看，W在R的分母上，在C的分子上。这意味着什么？

线宽变细，R增大，C减小。两者一乘，结果取决于谁占主导。这就是问题的关键。

1.2 不同工艺节点的互连变化趋势

我整理了一个表格，方便大家直观对比：

工艺节点	金属间距(nm)	单位长度电阻(相对值)	单位长度电容(相对值)	RC延迟(相对值)
28nm	90	1.0x	1.0x	1.0x
16nm	64	1.8x	0.85x	1.53x
7nm	40	3.5x	0.7x	2.45x
5nm	28	6.2x	0.6x	3.72x

看到没？RC延迟在先进工艺下是急剧增加的。我在一个7nm的项目中吃过这个亏——一开始以为工艺先进了，时序肯定好做，结果长互连的延迟比28nm还大，差点没收敛住。

1.3 为什么会出现这种反直觉的现象？

原因其实不复杂。我给大家拆解一下：

• 电阻暴增：线宽变细，横截面积减小，电阻按平方关系增加。加上铜的电阻率在窄线宽下由于晶界散射效应还会进一步恶化。
• 电容下降有限：虽然线间距变小了，但线高并没有同比例降低（为了控制电阻），所以电容下降的幅度远小于电阻增加的幅度。
• 长互连问题更突出：短互连还好说，一旦线长超过几百微米，RC延迟就会迅速成为瓶颈。

我记得有一次做16nm的芯片，一条全局时钟线的延迟算出来比28nm还大30%。当时我还不信，反复检查了工艺文件，最后发现确实如此。从那以后，我对长互连的优化就格外上心。

1.4 互连优化的核心思路

面对这个趋势，我们该怎么办？我个人总结了几个方向：

1. 减少长互连的使用——通过合理的floorplan和placement，把关键路径上的模块放近一些。
2. 使用高层金属——高层金属更厚、更宽，电阻更小。我习惯把关键信号走高层。
3. 插入中继器（repeater）——把长线分段，用buffer驱动，可以有效降低延迟。
4. 采用低k介质——降低介电常数，减少电容。

1.5 不同工艺下的互连策略对比

我根据项目经验，整理了一个策略对比表：

工艺节点	主要挑战	推荐策略	注意事项
28nm	互连延迟与门延迟相当	常规优化即可	注意时钟树上的长线
16nm	互连延迟开始占主导	需要关注长互连	开始考虑repeater插入
7nm	互连延迟是主要瓶颈	必须做互连优化	高层金属+repeater是标配
5nm	互连延迟严重制约性能	全方位互连优化	可能需要架构级调整

嗯，这里要注意一点：不要以为用了先进工艺就万事大吉。我曾经在5nm的项目中，一条数据总线的延迟占了整个周期的60%以上。最后不得不重新做floorplan，把相关模块挪到一起才解决问题。

1.6 知识体系框架

下面这张图是我画的本章知识体系，方便大家理清思路：

好了，这一章的内容就到这里。记住一句话：工艺越先进，互连越要用心做。后面我们会深入讲具体的优化方法，比如repeater插入策略、高层金属的使用技巧等等。