4、先进封装中的互连拓扑：2.5D封装（硅中介层），3D封装（TSV），扇出型封装
各位做芯片后端的朋友，咱们今天聊聊先进封装里的互连拓扑。说实话，这几年我经手的项目里，纯单芯片设计越来越少，反倒是各种封装方案层出不穷。你想想看，当一颗芯片塞不下所有功能时，怎么把多颗die高效地连起来，就成了时序分析里绕不开的坎。
我个人习惯把先进封装互连分成三大类：2.5D、3D和扇出型。这三类拓扑，说白了就是「怎么把芯片堆起来、怎么拉线」的问题。下面我一个个讲，顺便聊聊我在项目中踩过的坑。
4.1 2.5D封装：硅中介层（Silicon Interposer）
2.5D封装，核心就是一块硅中介层。它像一块「转接板」，上面走的是微米级的金属线，下面通过微凸点（Micro-bump）连接多颗die。我最早接触2.5D是在一个HPC项目里，客户要把HBM和计算die封装在一起。那时候我还在想，这不就是PCB换成了硅片吗？后来发现，时序分析完全不是那么回事。
关键特征：
- 中介层材质：硅，不是有机基板。硅的CTE（热膨胀系数）和die匹配，热应力小。
- 互连密度：线宽/线距可以做到0.4μm/0.4μm，甚至更细。比PCB的几十微米细了两个数量级。
- 典型应用：HBM+GPU/CPU、多颗FPGA拼接。
我记得有一次，项目里中介层的走线长度只有2mm，但频率跑到了2.4Gbps。当时我按传统PCB的传输线模型去算，结果时序裕量怎么都收敛不了。后来才发现，硅中介层的介电常数和损耗因子跟FR4完全不同，必须用硅基工艺的RC模型。嗯，这里要注意，中介层的RC寄生比PCB小，但比片上互连大，属于「中间态」。
- 中介层走线必须提取寄生参数（R、C），不能简单用理想传输线。
- 微凸点的电阻（通常几十mΩ）和电容（几十fF）也要纳入时序计算。
- 跨die路径的时钟同步，建议用源同步或转发时钟，避免skew过大。
下面这张图是我自己画的2.5D封装互连结构，你可以看到die通过微凸点连接到中介层，中介层再通过C4 bump连到封装基板。
4.2 3D封装：硅通孔（TSV）
3D封装比2.5D更进一步——直接把die垂直堆叠起来，通过TSV（Through Silicon Via）上下连通。说白了，就是把芯片「摞」起来，省掉中介层。我参与过一个3D NAND项目，16层die堆在一起，每层之间靠TSV传数据。那时候我才真正体会到，什么叫「垂直互连的时序挑战」。
TSV的关键参数：
| 参数 | 典型值 | 对时序的影响 |
|---|---|---|
| 直径 | 5~20 μm | 影响寄生电容 |
| 深度 | 50~200 μm | 影响寄生电阻和延迟 |
| 电阻 | 10~100 mΩ | 较小，但堆叠后累积 |
| 电容 | 50~200 fF | 主要延迟来源 |
| 电感 | 10~50 pH | 高频时不可忽略 |
为什么会这样？因为TSV本质上是一个垂直的金属柱，周围有绝缘层（SiO₂），和硅衬底形成寄生电容。我见过一个案例，某团队在3D堆叠中用了200个TSV传数据，结果因为TSV电容太大，信号上升时间从50ps变成了200ps，直接导致时序违规。后来他们不得不减少TSV数量，改用串行传输。
3D封装的时序分析要点：
- TSV建模：用π型或T型RC模型，高频时还要加电感。
- 热效应：堆叠die的散热差，温度升高会导致互连电阻增大，延迟变差。我建议做最差温度条件下的时序分析。
- 跨层时钟：时钟信号通过TSV时，skew会增大。可以用H树或网格结构来平衡。
下面这张图展示了3D封装中TSV的互连路径，你可以看到信号从底层die通过TSV传到顶层die。
4.3 扇出型封装（Fan-Out Wafer Level Package, FOWLP）
扇出型封装，说白了就是把die埋进模塑料里，然后用重新分布层（RDL）把I/O扇出到封装边缘。它不需要中介层，也不需要TSV，成本更低。我最早接触扇出型是在一个手机射频芯片项目里，客户要求封装厚度小于0.5mm，传统封装根本做不到，最后选了扇出型。
扇出型封装的特点：
- 无基板：die直接埋在模塑料中，RDL走线在die表面和模塑料表面。
- RDL层数：通常1~3层，线宽/线距在2~5μm之间。
- I/O密度：比传统封装高，但比2.5D/3D低。
我记得有一次，项目里RDL走线长度达到了10mm，频率跑在1.6Gbps。当时我按微带线模型去算，结果发现RDL的损耗比预期大很多。后来查资料才知道，扇出型封装的模塑料介电常数（~3.5）和RDL的铜粗糙度都会影响信号完整性。嗯，这里要注意，RDL走线的表面粗糙度会导致趋肤效应加剧，高频时损耗明显。
- RDL走线必须用电磁场仿真工具提取S参数，不能简单用RC模型。
- die边缘到RDL的过渡区域（via）有寄生电感，高频时会引起信号反射。
- 多die扇出时，不同die之间的RDL走线长度差异会导致skew，建议做等长设计。
下面这张图展示了扇出型封装的结构，die埋在模塑料中，RDL走线从die表面扇出到封装边缘的BGA焊球。
4.4 三种拓扑的对比与选择
说了这么多，你可能想问：这三种拓扑到底怎么选？我个人的经验是，没有最好的拓扑，只有最合适的。下面这个表格是我自己整理的对比，供你参考。
| 特性 | 2.5D（硅中介层） | 3D（TSV） | 扇出型（FOWLP） |
|---|---|---|---|
| 互连密度 | 高（微米级） | 最高（垂直堆叠） | 中（RDL走线） |
| 寄生参数 | 中（RC为主） | 高（TSV电容大） | 低（RDL较短） |
| 热管理 | 中（中介层导热） | 差（堆叠散热难） | 中（die暴露面积小） |
| 成本 | 高（中介层贵） | 最高（TSV工艺复杂） | 低（无基板） |
| 典型应用 | HBM+GPU、FPGA拼接 | 3D NAND、HBM堆叠 | 手机射频、PMIC |
你想想看，如果你的项目需要高带宽、低延迟，比如AI芯片，2.5D或3D是首选。如果成本敏感、封装厚度有限，扇出型更合适。我见过一些团队在扇出型封装里硬跑高频信号，结果时序收敛不了，最后不得不改方案。所以，选拓扑之前，一定要先评估信号速率和功耗。