互连技术基础：互连的物理层次与电气模型
各位同学，今天我们来聊聊互连技术的基础。说实话，很多做时序分析的工程师，往往只盯着时序报告里的数字，却忽略了互连本身。我见过不少项目，明明逻辑设计没问题，结果流片回来就是跑不到目标频率。查到最后，问题出在互连上——要么是封装走线太长，要么是板级过孔太多。
所以，理解互连的物理层次和电气模型，是做好时序分析的第一步。你想想看，信号从芯片内部出发，经过封装，再到PCB板，最后到达另一个芯片。这一路上，每一段互连都会影响信号的延迟和完整性。我们得搞清楚这些影响，才能做出准确的时序分析。
互连的物理层次
互连可以分成三个层次：芯片级、封装级和板级。每个层次都有不同的物理特性和挑战。
芯片级互连
芯片级互连，说白了就是芯片内部的金属走线。从最底层的晶体管，到上层的金属层，再到顶层的焊盘。我刚开始做后端时，总觉得芯片内部走线很短，延迟应该不大。后来发现，随着工艺节点不断缩小，互连延迟已经超过了门延迟。
芯片级互连的特点：
- 尺寸极小：纳米级线宽，微米级长度
- 电阻较大：因为线宽窄，单位长度电阻高
- 电容耦合强：相邻走线间距小，串扰严重
- 层数多：现代芯片有10-16层金属，每层厚度不同
嗯，这里要注意：芯片内部的互连延迟，主要受RC延迟支配。我曾经在一个7nm项目中，发现一条长走线的延迟竟然占了整个路径的60%。从那以后，我每次做floorplan时，都会特别关注关键路径的走线长度。
封装级互连
封装级互连，就是芯片和外部世界的桥梁。从芯片的焊盘，到封装基板，再到BGA球。这个层次，很多人容易忽略。
封装互连的形式有很多种：
- 引线键合：传统方式，用金线或铜线连接
- 倒装焊：芯片翻转，用凸点直接连接基板
- 硅中介层：2.5D封装，通过硅通孔连接
- 3D堆叠：芯片直接堆叠，用TSV连接
我个人习惯，在做封装级时序分析时，会特别关注键合线的电感。为什么？因为键合线虽然短，但它的电感效应在高频下非常明显。我记得有个项目，DDR接口在1.6Gbps时总是出错，最后发现是封装键合线的电感太大，导致信号振铃。
关键点：封装级互连的延迟，通常比芯片级大一个数量级。而且，封装互连的寄生参数（R、L、C）往往是非线性的，需要精确建模。
板级互连
板级互连，就是PCB上的走线。从封装BGA球，到PCB走线，再到连接器，最后到另一个芯片。这个层次，互连长度最长，延迟最大。
板级互连的特点：
- 长度长：从几厘米到几十厘米
- 阻抗控制：需要匹配特征阻抗（通常50Ω或100Ω差分）
- 传输线效应：当走线长度超过信号上升沿的1/6时，必须考虑传输线
- 过孔影响：每个过孔都会引入额外的寄生参数
你想想看，一个10cm的PCB走线，信号传播时间大约是500ps。如果时钟频率是1GHz，这个延迟已经占了半个时钟周期。所以，板级互连的时序分析，不能马虎。
互连的电气模型：RLC
好了，物理层次讲完了，我们来看看电气模型。互连的电气特性，可以用R、L、C三个参数来描述。这三个参数，决定了信号的延迟、反射和串扰。
电阻（R）
电阻，就是互连对电流的阻碍。直流电阻很简单，用公式R = ρL/A计算。但高频下，还有集肤效应和邻近效应。
集肤效应：高频电流会集中在导体表面，导致有效截面积减小，电阻增大。我记得有个高速SerDes项目，设计时没考虑集肤效应，结果实际测试时信号衰减比预期大了3dB。从那以后，我每次做高速设计，都会用电磁仿真工具提取频率相关的电阻。
电阻的影响：
- 直流压降（IR drop）
- 信号衰减
- 热噪声
电感（L）
电感，是互连对电流变化的阻碍。很多人只关注RC，忽略了L。但在高频下，电感的影响甚至超过电阻。
电感的来源：
- 键合线：典型的电感值在1-10nH
- 封装引线：0.5-5nH
- PCB走线：每毫米约0.5-1nH
- 过孔：0.1-0.5nH
电感的影响：
- 信号振铃（ringing）
- 电源噪声（L di/dt）
- 串扰（互感耦合）
避坑指南：我曾经在一个项目中，忽略了封装键合线的电感，结果DDR接口的时序裕量全被振铃吃掉了。后来加了去耦电容，才勉强通过。所以，做时序分析时，一定要把电感考虑进去，尤其是高速接口。
电容（C）
电容，是互连存储电荷的能力。电容的来源：
- 线间电容：相邻走线之间的耦合
- 对地电容：走线对参考平面的电容
- 过孔电容：过孔对地平面的电容
- 焊盘电容：焊盘对地平面的电容
电容的影响：
- 信号延迟（RC延迟）
- 信号边沿变缓
- 动态功耗（CV²f）
嗯，这里有个经验值：在28nm工艺下，芯片内部走线的单位电容大约是0.2-0.3 fF/μm。封装基板的单位电容大约是0.5-1 pF/cm。PCB走线的单位电容大约是1-2 pF/cm。
RLC模型的综合应用
实际项目中，R、L、C是同时存在的。我们需要用RLC模型来准确描述互连的电气行为。
常见的RLC模型：
- 集总模型：适用于短互连（长度 < λ/10）
- 分布式模型：适用于长互连（长度 > λ/10）
- π型模型：将互连分成多段，每段用π型等效
- T型模型：类似π型，但结构不同
我个人习惯，在做时序分析时，会先用集总模型做快速估算，再用分布式模型做精确分析。如果时间允许，我会用电磁仿真工具提取S参数，然后转换成RLC模型。
下面是一个简单的RLC模型示例，用于描述一段PCB走线：
// 一段10cm PCB走线的RLC参数
// 线宽：0.2mm，铜厚：1oz，介质：FR4
R_total = 0.1 Ω/cm × 10cm = 1.0 Ω
L_total = 0.8 nH/cm × 10cm = 8.0 nH
C_total = 1.5 pF/cm × 10cm = 15 pF
// 特征阻抗
Z0 = sqrt(L_total / C_total) = sqrt(8nH / 15pF) ≈ 23 Ω
// 传播延迟
Tpd = sqrt(L_total × C_total) = sqrt(8nH × 15pF) ≈ 346 ps
你看，这段10cm的走线，传播延迟就有346ps。如果时钟频率是2GHz（周期500ps），这个延迟已经占了近70%的时钟周期。所以，做时序分析时，一定要把互连延迟算进去。
知识体系结构图
下面我用一张SVG图，把本章的知识体系梳理一下：
个人经验：做互连时序分析时，我建议先从物理层次入手，搞清楚信号经过哪些路径。然后根据频率和长度，选择合适的RLC模型。低频短互连用集总模型就够了，高频长互连必须用分布式模型。记住，模型越精确，分析结果越可靠，但仿真时间也越长。需要权衡。
好了，这一章的内容就到这里。互连的物理层次和电气模型，是时序分析的基础。理解这些，你才能准确计算信号延迟，做好时序收敛。下一章，我们会深入讨论互连延迟的计算方法，包括Elmore延迟模型和传输线理论。
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