01
硬件加速概述
什么是硬件加速 · FPGA与ASIC对比 · 应用场景（AI推理/视频编解码/网络加速）
概念场景
02
开发环境搭建
Vivado/Vitis安装 · 板卡驱动 · JTAG配置 · Hello World LED验证
工具环境
03
硬件描述语言基础 (Verilog)
模块结构 · 组合逻辑(assign) · 时序逻辑(always) · 状态机基础
VerilogRTL
04
仿真与验证基础
Testbench编写 · Vivado Simulator · 波形查看 · 常见仿真错误
仿真调试
05
IP核集成
Vivado IP Catalog · Block Design · AXI总线简介 · 例化与连接
IPBlock Design
06
综合与实现
综合(Synthesis) · 布局布线 · 时序约束 · 资源利用率分析
综合时序
07
比特流生成与下载
Bitstream生成 · 下载到FPGA · Master/Slave SPI配置模式
下载配置
08
上板调试基础
ILA集成逻辑分析仪 · VIO虚拟输入输出 · 触发条件设置
调试ILA
09
AXI4-Lite总线实战
AXI4-Lite协议解析 · 自定义AXI4-Lite IP · 主机读写测试
AXI总线
10
AXI4-Stream总线实战
AXI4-Stream协议 · 数据流传输模型 · FIFO接口对接
Stream数据流
11
DMA直接内存访问模块
XDMA IP核 · PCIe与DMA · DMA传输测试(PIO模式)
DMAPCIe
12
DDR4内存控制器
MIG IP核配置 · DDR4读写测试 · 地址映射与数据对齐
DDR4MIG
13
中断系统
中断类型(电平/边沿) · 中断控制器集成 · Linux中断处理程序
中断Linux
14
硬件加速器设计 (矩阵乘法)
矩阵乘法硬件化 · 流水线设计 · 性能评估
加速器流水线
15
HLS高层次综合入门
Vitis HLS工具 · C/C++转RTL · 优化指令(Pipeline/Unroll)
HLS优化
16
HLS实战：图像滤波
图像滤波HLS实现 · 接口综合 · 与PS联调
图像HLS
17
PS与PL协同设计
Zynq架构 · AXI_GP接口 · PS通过AXI控制PL寄存器
ZynqPS-PL
18
Linux驱动开发基础
字符设备驱动框架 · mmap映射 · ioctl控制命令
驱动Linux
19
用户态应用程序开发
OpenCL框架 · XRT运行时库 · Host代码编写
OpenCLXRT
20
性能分析工具
Vitis Analyzer · Profile报告解读 · 瓶颈定位
性能分析
21
调试技巧 (上)
常见硬件Bug(亚稳态/竞争冒险/时序违例) · 逻辑分析仪实战
调试Bug
22
调试技巧 (下)
回退测试法 · 二分法定位 · Git版本管理在调试中的应用
方法Git
23
多时钟域处理
跨时钟域同步(双触发器/异步FIFO) · CDC验证
CDC同步
24
功耗优化
动态/静态功耗 · 时钟门控 · 操作数隔离 · 低功耗设计流程
功耗低功耗
25
可靠性设计
ECC纠错码 · 三模冗余(TMR) · 看门狗定时器
可靠性TMR
26
项目实战 (一) 需求分析
AI推理加速卡需求 · 规格定义 · 模块划分
项目需求
27
项目实战 (二) 系统架构
数据流图 · 控制流图 · 存储架构设计
架构设计
28
项目实战 (三) 模块实现
卷积加速器 · 池化单元 · 激活函数实现
实现加速器
29
项目实战 (四) 系统联调
PS-PL数据通路打通 · 中断联调 · 性能测试
联调测试
30
项目实战 (五) 总结与发布
文档撰写 · 版本发布 · 常见问题FAQ
发布文档