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平台工程中的时序收敛

共30节完整课程

时序收敛概述

什么是时序收敛？为什么时序收敛是芯片设计的核心挑战？时序收敛在平台工程中的定位。

什么是时序收敛？为什么时序收敛是芯片设计的核心挑战？时序收敛在平台工程中的定位工程步骤与验收要点

时序分析基础

建立时间与保持时间、时钟周期与频率、时序路径的组成（起点、终点、组合逻辑）。

建立时间与保持时间时钟周期与频率

时序约束入门

什么是SDC？创建时钟（create_clock）、设置输入输出延迟（set_input_delay/set_output_delay）。

什么是SDC？创建时钟（create_clock）设置输入输出延迟（set_input_delay

组合逻辑优化

减少逻辑级数、使用并行结构、操作符平衡（Balanced Tree）。

减少逻辑级数使用并行结构

寄存器与流水线

插入流水线（Pipeline）、重定时（Retiming）、寄存器平衡。

插入流水线（Pipeline）重定时（Retiming）

跨时钟域处理

CDC风险、同步器、异步FIFO和握手协议约束。

CDC风险同步器

复位路径收敛

异步复位同步释放、复位树、reset recovery/removal检查。

异步复位同步释放复位树

时钟资源规划

BUFG/MMCM/PLL选择、时钟分区和时钟树质量分析。

源同步、系统同步、DDR接口和板级延迟建模。

源同步系统同步

多周期与伪路径

multicycle、false path、case analysis的适用边界。

multicyclefalse path

约束覆盖率检查

report_exceptions、report_clock_interaction和遗漏约束排查。

report_exceptionsreport_clock_interaction和遗漏约束排查

综合策略调优

综合选项、资源映射、层次保持和物理综合策略。

综合选项资源映射

布局布线策略

placement directive、routing directive、拥塞和物理距离控制。

placement directiverouting directive

Pblock与Floorplan

区域约束、模块靠近、跨区连线和资源均衡。

区域约束模块靠近

高扇出网络优化

复制寄存器、局部使能、缓冲和控制信号分层。

复制寄存器局部使能

BRAM/DSP路径优化

输入输出寄存、级联链、时钟使能和固定延迟设计。

输入输出寄存级联链

AXI总线时序

互连流水线、位宽转换、寄存器切片和背压路径处理。

互连流水线位宽转换

视频链路时序

像素时钟、VDMA、HDMI/MIPI链路中的时序风险。

像素时钟VDMA

HLS工程时序

pipeline、unroll、dataflow指令和HLS报告解读。

功耗与时序权衡

时钟门控、低功耗策略对关键路径和时钟偏斜的影响。

时钟门控低功耗策略对关键路径和时钟偏斜的影响

STA报告精读

WNS/TNS/WHS/THS、路径组、端点和逻辑级数分析。

Hold违例修复

最小延迟、布线延迟、插入buffer和工具修复策略。

最小延迟布线延迟

Setup违例修复

降低逻辑深度、移动寄存器、约束拆解和架构调整。

降低逻辑深度移动寄存器

增量实现流程

checkpoint、incremental implementation和ECO级修复。

checkpointincremental implementation和ECO级修复

脚本化收敛

Tcl批处理、报告归档、自动提取关键路径和回归对比。

Tcl批处理报告归档

团队评审机制

约束评审、接口时序责任、变更记录和风险闭环。

约束评审接口时序责任

长稳与边界测试

温度、电压、频率和极限工况下的时序验证。

典型问题库

未约束路径、错误时钟、跨域漏处理和工具警告分级。

未约束路径错误时钟

项目实战复盘

从初始WNS违规到最终bitstream验收的完整案例。

从初始WNS违规到最终bitstream验收的完整案例工程步骤与验收要点

高级STA、物理设计协同和机器学习辅助时序收敛趋势。

高级STA物理设计协同和机器学习辅助时序收敛趋势