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Vivado工程搭建与上板联调实战

📚 共计 30 章节

FPGA开发流程概览 · Vivado发展史与版本选择 · 安装与License配置

创建第一个工程

新建RTL工程 · 添加设计/约束文件 · 综合实现 · 生成比特流

硬件描述语言基础 (Verilog)

模块结构 · 数据类型 · 运算符 · assign/always · 组合与时序逻辑

Testbench结构 · Vivado Simulator · 波形查看 · 时间尺度设置

引脚约束与时序约束

XDC语法 · 引脚分配 · 时钟约束 · I/O延迟约束

Clocking Wizard · ILA · Block Memory Generator

上板调试基础

下载比特流 · ILA触发 · 在线观测 · Logic Analyzer

时序分析入门

建立/保持时间 · 时序路径分类 · Report Timing Summary

常见错误与警告

综合/实现错误 · 时序违例 · DRC排查

工程文件结构 · Git管理 · Tcl脚本备份

Tcl脚本基础

Tcl语法 · Vivado Tcl命令 · 自动化创建工程

脚本自动化

Block Design设计

IP Integrator · AXI总线 · 简单SoC系统

高级仿真技巧

SystemVerilog断言 · 覆盖率 · 后仿真

多时钟域设计

CDC同步器 · FIFO桥接 · Vivado CDC检查

Power Report · 低功耗技巧 · 时钟门控

LUT/FF/DSP/BRAM利用率 · 面积优化 · 综合调优

高速接口设计

DDR3/DDR4控制器 · MIG核 · 眼图测试

PCIe接口开发

XDMA IP · 链路训练 · DMA传输示例

以太网开发

Tri-Mode MAC · UDP/IP协议栈 · 上板联调

视频图像处理

VDMA · HDMI接口 · 帧缓存与显示驱动

HLS (高层次综合)

开发流程 · C/C++转RTL · 接口综合 · 优化指令

Vivado与MATLAB联合仿真

Simulink生成HDL · Co-Simulation设置

DFX (动态功能交换)

部分重配置 · PR工程搭建 · 回滚与恢复

Vivado报告深度解读

Utilization · Timing · Power · Clock Interaction

VIO · System ILA · JTAG-to-AXI Master

Vivado工程迁移

ISE到Vivado · 器件系列迁移 · IP版本升级

团队协作流程

多人工程管理 · 约束拆分 · IP封装与共享

Vivado与Petalinux集成

嵌入式Linux · 设备树 · FPGA Manager驱动

上板联调实战案例

LED流水灯 · UART回环 · ADC采集与显示

课程总结与项目实战

综合项目需求 · 系统架构 · 完整流程演示