第二章高速信号理论基础：传输线效应、阻抗匹配、信号完整性（SI）基础、眼图概念

做SerDes调试，说白了就是在跟物理世界打交道。你写的代码再漂亮，一旦信号从芯片管脚飞出去，它就变成了一个模拟问题。我刚开始接触高速设计时，总觉得“信号不就是0和1吗？”——直到第一次在示波器上看到眼图完全闭合，才明白事情没那么简单。

这一章，我们聊聊高速信号的基础。嗯，这些概念你迟早会遇到，早搞明白早省心。

低速设计时，我们习惯把导线当成理想连接——电压一加，远端立刻响应。但在高速领域，这个假设不成立了。

为什么？因为信号传播需要时间。电信号在PCB上的传播速度大约是光速的一半，也就是15cm/ns左右。当你的信号上升时间（比如100ps）小于信号在走线上往返的时间时，传输线效应就出现了。

我个人习惯用一个简单判据：如果走线长度 > 信号上升时间的1/6（对应电长度），就必须按传输线处理。

举个例子：一个DDR4信号上升时间约200ps，1/6就是33ps，对应走线长度约5cm。超过5cm的走线，就不能当普通导线看了。

核心结论：传输线效应会导致信号反射、振铃、延迟畸变。你看到的波形不是发射端送出的样子，而是多次反射叠加的结果。

信号在传输线上走，遇到阻抗变化点就会发生反射。反射系数公式很简单：

Γ = (Z_load - Z_0) / (Z_load + Z_0)

其中Z_0是传输线的特性阻抗，Z_load是负载阻抗。如果Z_load = Z_0，反射系数为0，完美匹配。

我在项目中遇到过最典型的案例：一块10Gbps的SerDes板卡，眼图总是有“鬼影”。排查了两天，最后发现是连接器处的阻抗不连续——设计时没考虑连接器的寄生参数，导致局部阻抗跌到了40Ω（设计目标50Ω）。

避坑指南：我曾经以为只要PCB走线阻抗控制好就万事大吉。实际上，过孔、连接器、焊盘、拐角——每一个结构变化都是潜在的反射源。高频时，一个过孔就能让你的信号质量打对折。

常见的阻抗匹配策略有三种：

信号完整性，说白了就是保证接收端能正确识别发送端送出的0和1。但实际信号不是理想的方波——它有上升时间、有过冲、有抖动、有串扰。

我总结SI的三大杀手：

你想想看，一个3.3V的信号，如果过冲到了4V，接收端的ESD保护电路可能就挂了。如果下冲到了2V，接收端可能误判逻辑电平。这就是SI问题的直接后果。

个人经验：调试SI问题时，我习惯先看电源纹波。很多时候，信号质量差不是走线的问题，而是供电没做好。先把电源搞干净，再查信号路径。

眼图是高速信号最直观的质量评估手段。把多个比特周期的波形叠加在一起，就形成了类似眼睛的图案。

眼图能告诉你什么？

我记得第一次调一个12.5Gbps的SerDes链路，眼图几乎闭合——眼高只有50mV，眼宽不到0.2UI。后来发现是发送端的预加重没打开。打开预加重后，眼高直接跳到300mV，眼宽也到了0.6UI。嗯，有时候问题就这么简单。

眼图判据：对于SerDes链路，通常要求眼高 > 100mV，眼宽 > 0.5UI。但具体标准要看协议——PCIe Gen4要求眼高至少175mV，眼宽至少0.4UI。

下面这张图，是我梳理的高速信号理论基础框架。你可以把它当成调试时的“地图”——遇到问题，先定位是哪个环节出了岔子。

这张图把本章的核心内容串起来了。你从传输线效应出发，理解反射和阻抗匹配的必要性；然后掌握SI的基本概念；最后用眼图来验证你的设计是否达标。调试时，按这个顺序排查，基本不会漏掉关键点。

一个小建议：刚开始学这些概念时，别急着背公式。先拿一块实际板子，接上示波器看眼图。看到眼图从闭合到张开的过程，比看十页书都管用。我就是这么过来的。

好了，这一章就到这里。记住：高速信号设计，本质上是在跟物理规律博弈。理解传输线、做好阻抗匹配、关注SI指标、学会看眼图——这四件事做好了，你的SerDes调试之路就成功了一半。

第二章 高速信号理论基础：传输线效应、阻抗匹配、信号完整性（SI）基础、眼图概念