01
时序约束基础
什么是时序约束 · 为什么需要 · 建立时间/保持时间/时钟周期
概念基础
02
时钟约束
create_clock · set_clock_uncertainty · set_clock_latency · set_clock_groups
时钟SDC
03
输入输出延迟约束
set_input_delay · set_output_delay · 外部延迟建模
IO边界
04
时序路径约束
set_max_delay · set_min_delay · set_false_path · set_multicycle_path
路径例外
05
时序异常约束
异步时钟域 · CDC约束 · 复位信号时序约束
CDC异步
06
综合与布局布线中的时序约束
综合阶段 · 布局布线阶段 · 约束传递与继承
流程后端
07
时序分析基础
STA原理 · 路径分类 (输入到寄存器, 寄存器到寄存器等)
STA分类
08
时序报告解读
报告结构 · 关键路径 · 建立/保持时间违例分析
报告调试
09
时序约束冲突类型
冲突定义 · 常见类型：重叠、矛盾、冗余约束
冲突分类
10
约束冲突检测方法
静态检查工具 · 冲突报告解读 · 手动审查技巧
检测工具
11
约束冲突解决策略
优先级原则 · 约束合并/拆分/删除
解决策略
12
时钟域冲突处理
异步/同步时钟域冲突 · 时钟组冲突解决
时钟域冲突
13
输入输出延迟冲突
输入延迟与内部路径 · 输出延迟与外部接口 · 不合理延迟值
IO延迟
14
多周期路径冲突
多周期与默认路径冲突 · 设置不当导致违例
多周期例外
15
伪路径冲突
伪路径误判导致功能错误 · 遗漏导致过约束
伪路径误用
16
综合与STA的约束一致性
差异分析 · 一致性检查 · 常见不一致问题
一致性综合
17
工艺角与约束
PVT差异 · 多工艺角管理 · 最差情况分析
PVT工艺
18
时序约束优化方法
优先级调整 · 路径分组 · 时钟拓扑优化
优化技巧
19
自动化约束生成
基于RTL提取 · IP模板 · 约束生成脚本
自动化脚本
20
约束管理流程
版本控制 · 评审流程 · 文档化
管理流程
21
SDC约束语法
命令详解 · 文件组织 · 调试技巧
SDC语法
22
实战案例1：简单同步设计
单时钟域 · 基本路径约束
实战同步
23
实战案例2：多时钟域设计
异步时钟域 · CDC约束
实战多时钟
24
实战案例3：复杂接口约束
DDR接口 · 高速串行接口
实战接口
25
实战案例4：低功耗设计约束
时钟门控 · 多电压域
实战低功耗
26
时序约束调试技巧
常见违例模式 · 调试流程 · 工具技巧
调试技巧
27
时序约束与物理设计
布局规划影响 · 时钟树综合 · 布线后收敛
物理后端
28
先进工艺下的时序挑战
FinFET特性 · 电压温度影响 · 工艺波动建模
先进工艺挑战
29
时序约束自动化工具
Tcl脚本 · 约束检查 · 优化工具
工具自动化
30
课程总结与项目实战
综合项目 · 常见问题总结 · 最佳实践建议
总结项目