01
时序收敛概述
什么是时序收敛？为什么时序收敛是芯片设计的核心挑战？
概念芯片设计
02
STA基础回顾
建立时间与保持时间、时序路径分类（reg2reg, reg2out, in2reg, in2out）
STA时序路径
03
时序约束入门
主时钟约束（create_clock）、生成时钟约束（create_generated_clock）
约束时钟
04
I/O约束实战
输入延迟（set_input_delay）、输出延迟（set_output_delay）的设置方法与常见误区
I/O延迟
05
时序例外（False Path）
set_false_path的应用场景与实战案例，避免误用
例外False Path
06
时序例外（Multicycle Path）
set_multicycle_path的原理、设置方法与典型应用（如慢速外设接口）
Multicycle慢速接口
07
时序例外（Max/Min Delay）
set_max_delay与set_min_delay的使用场景与注意事项
Max/Min约束
08
时钟组与异步时钟
set_clock_groups处理异步时钟域，如何正确划分时钟域
异步时钟域
09
时序报告解读（一）
读懂Setup Timing Report，理解数据路径与时钟路径的延迟组成
Setup报告
10
时序报告解读（二）
读懂Hold Timing Report，修复保持时间违例的常用方法
Hold修复
11
时序报告解读（三）
分析Clock Pessimism Removal (CPR) 与 OCV 对时序的影响
CPROCV
12
时序收敛方法论
Top-Down vs Bottom-Up 实现策略，如何选择？
策略收敛
13
逻辑综合中的时序优化
综合策略（compile_ultra）、重定时（Retiming）与寄存器平衡
综合Retiming
14
布局规划（Floorplan）对时序的影响
I/O Pad规划、宏单元（Macro）摆放与电源网络
Floorplan布局
15
时钟树综合（CTS）实战
时钟树结构选择（H-tree, Fishbone）、时钟延迟与时钟偏差的平衡
CTS时钟树
16
布线（Routing）后的时序修复
布线拥塞对时序的影响，如何通过调整布线策略修复时序
Routing拥塞
17
物理综合（Physical Synthesis）
插入缓冲器（Buffer）、调整单元大小（Upsize/Downsize）与阈值电压交换（VT Swap）
物理综合VT Swap
18
时序 ECO 流程
功能ECO与时序ECO的区别，如何快速实施时序ECO
ECO时序修复
19
多电压域（Multi-Voltage）时序分析
Level Shifter 的时序建模与约束
多电压Level Shifter
20
功耗与时序的权衡
动态电压频率调整（DVFS）下的时序收敛挑战
DVFS功耗
21
片上变化（OCV）与先进时序分析
AOCV、POCV 的原理与设置方法
OCVAOCV
22
统计静态时序分析（SSTA）入门
为什么传统STA不够用？SSTA如何应对工艺波动？
SSTA统计
23
时序收敛脚本自动化
Tcl脚本实现时序报告自动分析、违例路径批量修复
Tcl自动化
24
实战案例一：高频CPU核心
从RTL到GDS的完整流程，高频CPU时序收敛
CPU实战
25
实战案例二：低功耗IoT芯片
多电压域与时钟门控的挑战，低功耗时序收敛
IoT低功耗
26
实战案例三：高速SerDes接口
模拟与数字接口的时序约束，SerDes收敛
SerDes接口
27
实战案例四：大型SoC顶层时序
模块间接口时序与顶层约束管理，SoC收敛
SoC顶层
28
时序收敛的常见误区与陷阱
过度约束、忽略保持时间、时钟树不平衡等
误区陷阱
29
先进工艺节点（7nm/5nm）下的时序挑战
线延迟主导、电阻电容效应、光刻效应
7nm5nm
30
课程总结与未来展望
AI辅助时序收敛、自动化设计空间探索（DSE）的趋势
AIDSE