4. MIG IP核配置（下）：设置Bank地址映射、配置时序参数、设置DDR控制器选项、生成IP核输出文件
好，咱们接着上一讲继续。上一回我们把MIG IP核的基本接口和时钟结构定下来了，今天要聊的这几个配置项，才是真正决定DDR能不能跑稳、跑快的关键。
我个人习惯把这一阶段叫做「精调阶段」。说白了，前面选的是「用什么」，现在调的是「怎么用」。你想想看，DDR颗粒的物理特性、PCB走线、控制器内部的调度策略，全得在这里对齐。
4.1 Bank地址映射：别让地址线乱跑
Bank地址映射这块，很多新手容易忽略。我刚开始做第一个DDR3项目时，就吃过这个亏——地址映射没配对，结果读写数据全乱套了。
MIG里有个选项叫Memory Address Mapping，它决定了你的逻辑地址怎么映射到DDR颗粒的物理地址上。常见的模式有两种：
- Bank-Row-Column (BRC)：先选Bank，再选行，最后选列。适合随机访问场景。
- Row-Bank-Column (RBC)：先选行，再选Bank，最后选列。适合连续访问场景。
怎么选？我一般这么判断：如果你的应用是图像处理、视频流这类连续读写，用RBC模式能减少Bank切换的开销。如果是CPU缓存、网络包处理这种随机访问，BRC更合适。
重要提醒：地址映射模式一旦选定，后续的地址计算和测试向量都得跟着走。中途改映射，等于重新做一遍地址译码逻辑。
另外，MIG还支持Address Mirroring选项。这个主要是为了兼容某些DDR3颗粒的地址镜像特性。嗯，这里要注意：如果你的颗粒不支持镜像，千万别勾上，否则地址会错位。
4.2 配置时序参数：DDR的「心跳」得调准
时序参数配置，是整个MIG配置里最「硬核」的部分。我见过不少工程师在这里随便填个值，结果板子跑起来各种数据错误。
MIG的时序参数主要分三类：
| 参数类别 | 典型参数 | 我的建议 |
|---|---|---|
| 时钟相关 | tCK (时钟周期)、CL (CAS Latency) | 严格按照颗粒数据手册填写，别超频 |
| 刷新相关 | tREFI (刷新间隔)、tRFC (刷新周期) | 温度高时适当缩短tREFI |
| 读写时序 | tRCD、tRP、tWR、tWTR | 留5%~10%的余量，别卡极限 |
我曾经在一个高温环境项目中，把tREFI设成了数据手册的推荐值，结果板子在85°C下频繁报ECC错误。后来查资料才发现，高温下DRAM的保持时间会缩短，必须把刷新间隔缩短一半。从那以后，我只要做工业级项目，都会在时序参数上多留一手。
小技巧：Vivado的MIG IP核里有个「Memory Part Select」功能，你选好颗粒型号后，大部分时序参数会自动填充。但自动填充的不一定准，我建议还是手动对照数据手册过一遍。
还有一个参数容易被忽略——tFAW (Four Activation Window)。这个参数限制了你在一定时间内最多激活几个Bank。如果你的应用需要频繁切换Bank，这个参数设得太小，控制器会被迫等待，性能直接打折扣。
4.3 设置DDR控制器选项：调度策略决定性能
控制器选项这块，说白了就是告诉MIG：「你该怎么管这些DDR颗粒」。我个人觉得，这里最核心的是仲裁策略和优先级管理。
MIG提供了几种仲裁模式：
- Round Robin：公平轮转，每个端口轮流访问。适合多端口均衡负载的场景。
- Strict Priority：严格优先级，高优先级的请求永远先处理。适合实时性要求高的场景。
- Weighted Round Robin：加权轮转，给某些端口更多带宽。我常用这个模式做视频数据流和CPU数据流的混合访问。
你想想看，如果你的系统里既有CPU要读数据，又有DMA要写数据，用Round Robin可能CPU会等太久。但用Strict Priority，DMA可能被饿死。所以，我一般推荐用Weighted Round Robin，给CPU高权重，给DMA中等权重，其他低优先级任务放最后。
还有一个选项叫Bank Management。它控制着控制器是否自动关闭空闲的Bank。我建议开启自动Bank管理，能省不少功耗。但要注意：如果你的访问模式是频繁打开同一个Bank，自动关闭反而会增加延迟。这时候可以改成手动管理。
警告：控制器选项里的「User Refresh」和「User ZQ Calibration」这两个选项，除非你有特殊需求，否则别勾。让MIG自动管理刷新和校准，是最省心的做法。我见过有人为了省电手动关掉刷新，结果数据全丢了。
4.4 生成IP核输出文件：最后一步别翻车
所有参数配完后，点「Generate」按钮，MIG会生成一堆文件。这里我要提醒你：生成过程可能会报一些Warning，别慌，大部分是正常的。
生成完成后，你会看到这些关键文件：
- mig_7series_0.v / mig_7series_0.xci：IP核的顶层文件和配置文件
- example_top.v：一个示例顶层，可以用来做仿真验证
- user_design_rtl/：用户接口的RTL代码，包括读写控制逻辑
- user_design_constraints/：时序约束文件，这个很重要，一定要加到工程里
我记得有一次，生成完IP核后直接跑综合，结果时序一塌糊涂。查了半天才发现，是忘了把MIG生成的约束文件加到XDC里。从那以后，我每次生成完IP核，第一件事就是检查约束文件有没有被正确引用。
另外，MIG还会生成一个仿真模型。我强烈建议你在上板之前，先用这个模型跑一遍仿真。别嫌麻烦，仿真能帮你发现至少80%的配置错误。
核心要点：生成IP核后，不要急着上板。先检查三个东西：约束文件是否加载、时钟结构是否正确、仿真是否通过。这三步走完，再上板调试。
4.5 本章知识体系总览
下面这张图，是我自己总结的MIG配置核心逻辑。你对照着看，思路会更清晰：
这张图把整个配置流程串起来了。你从DDR颗粒参数出发，经过三个核心配置模块，最后生成IP核文件，再走仿真验证。每一步都有坑，但每一步也都有规律可循。
好了，这一讲的内容就到这儿。MIG IP核的配置部分基本讲完了，接下来就该动手写读写控制逻辑了。记住我反复强调的那句话：配置参数时多花十分钟，调试时能省十个小时。