01
时序分析基础
什么是时序约束？建立时间与保持时间概念
setuphold
02
SDC约束入门
SDC文件结构、时钟定义、时钟组
create_clockclock_group
03
I/O约束实战
输入/输出延迟设定方法与案例分析
set_input_delayset_output_delay
04
综合策略与优化
逻辑综合流程、面积与速度权衡、脚本技巧
synthesistrade-off
05
时序报告解读
setup/hold报告、关键路径、WNS/TNS
WNSTNScritical path
06
多时钟域处理
异步时钟同步、set_clock_groups与false_path
CDCfalse_path
07
综合与STA的迭代
时序不满足怎么办？优化代码与约束迭代
STAiteration
08
功耗与性能平衡
动态功耗、漏电流、多阈值单元(HVT/SVT/LVT)
low powermulti-Vt
09
物理综合与布局布线
综合与后端数据传递、DEF/LEF文件
DEFLEFPnR
10
高级约束技巧
set_multicycle_path, set_max_delay深度使用
MCPmax_delay
11
片上变异与OCV
OCV概念、derate因子、时序悲观度移除
OCVderate
12
时钟树综合(CTS)基础
时钟树结构、skew与latency优化
CTSskew
13
综合工具实战(DC/Genus)
Design Compiler / Genus基本脚本与流程
DCGenus
14
静态时序分析工具(PT/Tempus)
PrimeTime / Tempus 使用与报告分析
PTTempus
15
形式验证基础
逻辑等价性检查(LEC)概念与流程
LECformal
16
低功耗综合技术
时钟门控、电源门控、多电压域(MV)
clock gatingpower gating
17
可测性设计(DFT)与综合
扫描链插入、ATPG对时序的影响
DFTATPG
18
综合中的复位策略
同步复位与异步复位的综合实现与约束
resetsynchronous
19
RAM与ROM的时序约束
存储器接口建立/保持时间分析
memorysetup/hold
20
高速接口时序
DDR、SerDes等高速接口时序收敛技巧
DDRSerDes
21
综合脚本自动化
Tcl脚本编写、流程自动化与报告生成
Tclautomation
22
时序收敛方法论
从RTL到GDS的完整时序收敛流程
convergenceRTL2GDS
23
工艺库与时序模型
Liberty文件结构、NLDM与CCS模型对比
LibertyCCS
24
跨时钟域(CDC)验证
CDC静态检查工具使用与常见问题
CDCspyglass
25
综合中的面积优化
资源共享、逻辑复制、寄存器平衡
arearesource sharing
26
综合中的速度优化
流水线设计、关键路径重定时、操作数隔离
retimingpipeline
27
时序例外管理
set_false_path、set_multicycle_path最佳实践
exceptionfalse_path
28
综合与STA的调试技巧
如何定位并解决时序违例
debugviolation
29
先进工艺下的挑战
FinFET时序特性、布线拥塞对时序的影响
FinFETcongestion
30
项目实战案例
完整SoC芯片从综合到时序收敛案例复盘
SoCcase study