01
卷积加速器概述
卷积神经网络基础 · 卷积运算数学原理 · 加速器设计动机与性能指标
基础概念
02
Vivado开发环境搭建
Vivado安装与许可配置 · 开发板选型 (K7/Zynq) · 工程模板创建
环境工具
03
RTL设计基础
Verilog HDL语法回顾 · 模块化设计 · 同步异步逻辑 · 状态机设计
RTLVerilog
04
卷积计算单元设计
乘累加器 (MAC) 设计 · 并行计算架构 · 流水线设计技巧
MAC流水线
05
数据缓存与乒乓操作
行缓冲器 (Line Buffer) · 双缓冲 Ping-Pong · 数据复用策略
缓存乒乓
06
权重与特征图存储
BRAM配置与使用 · 权重加载时序 · 特征图地址映射
BRAM存储
07
控制通路设计
FSM卷积控制 · 层间切换逻辑 · 自动填充 (Padding) 处理
FSM控制
08
池化层与激活函数
最大池化 (Max Pooling) · ReLU硬件实现 · 量化处理
池化激活
09
系统集成与AXI总线
AXI4-Stream接口 · DMA控制器集成 · PS与PL协同工作
AXI集成
10
仿真验证策略
Testbench编写技巧 · Vivado Simulator · 波形调试与断言
仿真验证
11
综合与实现
Vivado综合策略 · 时序约束编写 · 资源利用率分析
综合约束
12
时序分析与优化
建立时间与保持时间 · 关键路径分析 · 流水线插入与重定时
时序优化
13
功耗分析与优化
Vivado功耗估计 · 动态功耗降低 · 时钟门控技术
功耗低功耗
14
IP封装与复用
Vivado IP Integrator · 自定义IP封装 · AXI4-Lite控制接口
IP封装
15
HLS高层次综合入门
Vitis HLS工具介绍 · C/C++描述卷积核 · HLS优化指令
HLSC/C++
16
HLS实现卷积加速
循环展开与流水线 · 数组分割与映射 · 接口综合
HLS优化
17
HLS与RTL协同设计
HLS模块集成到Vivado · 混合仿真验证 · 性能对比分析
协同混合
18
DMA与数据搬移
AXI DMA IP配置 · 分散聚集模式 · 中断处理机制
DMA数据
19
多核卷积架构
数据并行与模型并行 · 多MAC阵列设计 · 负载均衡策略
多核并行
20
Winograd快速卷积算法
Winograd算法原理 · 硬件映射 · 与标准卷积对比
Winograd快速
21
稀疏卷积加速
权重剪枝技术 · 稀疏矩阵编码 · 跳过零值计算
稀疏剪枝
22
量化与定点数设计
定点数格式选择 · 量化误差分析 · 定点MAC单元设计
量化定点
23
片上网络 (NoC) 设计
NoC拓扑结构 · 路由算法 · 拥塞控制
NoC网络
24
高级综合优化
循环分块 (Tiling) · 存储层级优化 · 数据流 (Dataflow) 架构
优化Dataflow
25
调试与验证进阶
Vivado Logic Analyzer · 片上调试 · 覆盖率分析
调试ILA
26
性能评估与基准测试
吞吐量计算 · 延迟分析 · 与GPU/CPU对比
性能基准
27
FPGA部署与测试
比特流生成 · 板级验证 · 上位机通信
部署板级
28
案例实战：LeNet-5加速器
网络结构分析 · 逐层硬件映射 · 完整工程实现
LeNet-5实战
29
案例实战：YOLO检测网络加速
网络剪枝与量化 · 多尺度特征处理 · 实时性优化
YOLO检测
30
课程总结与未来展望
当前技术挑战 · 前沿趋势 (存算一体、光计算) · 学习路径建议
总结前沿