01
FPGA基础与开发环境搭建
FPGA发展史 · 应用场景(数据中心/AI推理/网络) · Vivado/Vitis安装配置
入门环境
02
硬件描述语言基础 (Verilog)
模块化设计 · 组合与时序逻辑 · 阻塞/非阻塞赋值 · Testbench
Verilog核心
03
Vivado工程创建与管理
RTL工程 · XDC约束 · 综合实现 · 比特流生成
Vivado流程
04
IP核集成与定制
IP Catalog · Block Design · 自定义IP封装
IP集成
05
仿真验证基础
Vivado Simulator · 波形调试 · 功能/时序仿真
仿真调试
06
时序约束与静态时序分析
时钟/IO约束 · 时序报告 · 违例修复
时序STA
07
AXI总线协议基础
AXI4-Full/Lite/Stream · 握手信号 · 读写时序
总线协议
08
DMA控制器设计与集成
AXI DMA IP · Scatter-Gather · 数据传输示例
DMA高性能
09
DDR4内存控制器
MIG IP配置 · 初始化校准 · 读写测试
DDR4存储
10
PCIe接口基础
PCIe协议 · XDMA IP · DMA传输与中断
PCIe接口
11
Vitis统一软件平台入门
Vitis IDE · 软件平台 · Hello World裸机
Vitis嵌入式
12
FPGA硬件加速平台架构设计
Host+FPGA异构 · 数据通路 · 性能瓶颈
架构加速
13
OpenCL on FPGA基础
OpenCL模型 · 内核编写 · 主机端代码 · 编译运行
OpenCL异构
14
HLS（高层次综合）入门
Vivado HLS · C→RTL · 优化指令(Pipeline/Unroll/Partition)
HLSC综合
15
HLS实战：矩阵乘法加速
C代码 · HLS优化 · IP封装 · 系统集成测试
HLS矩阵
16
Vitis Vision库应用
图像处理加速 · OpenCV映射 · 流水线设计
视觉Vitis
17
Vitis AI开发流程
AI量化 · 编译 · DPU部署 · 推理示例
AIDPU
18
RTL级加速器设计
状态机 · 数据路径优化 · 流水线深度控制
RTL优化
19
多时钟域设计
跨时钟同步 · FIFO设计 · CDC验证
CDC时钟
20
片上网络（NoC）与互联
NoC架构 · AXI互联矩阵 · 带宽延迟分析
NoC互联
21
硬件调试技巧
ILA · VIO · 调试探针插入
调试ILA
22
性能分析与优化
资源利用率 · 功耗 · 时序收敛 · 吞吐量
性能优化
23
FPGA加速网络数据包处理
NetFPGA · 数据包解析 · 流表查找
网络NetFPGA
24
存储系统加速
NVMe over FPGA · 键值存储 · 压缩/解压缩
存储NVMe
25
加密与安全加速
AES引擎 · 哈希加速 · 安全启动
安全加密
26
多FPGA系统设计
板间互联(GTH/GTY) · 分布式内存 · 同步
多FPGA互联
27
Shell与Role分区设计
动态部分重配置(DPR) · 静态/动态逻辑分离
DPR分区
28
云FPGA实例部署
AWS F1/阿里云F3 · 镜像生成 · 运行时管理
云AWS
29
完整项目实战：实时目标检测系统
系统架构 · 数据流 · 模块划分 · 集成测试
项目目标检测
30
课程总结与未来展望
FPGA趋势 · RISC-V+FPGA · Chiplet · 学习路径
总结趋势