01
DDR内存基础
DDR的发展历程（SDRAM→DDR5）· 核心架构（Bank/Row/Column/Rank）· 与CPU交互方式
SDRAMDDR5Bank
02
DDR物理层与协议层
DQ/DQS/CK/CMD· 协议命令（ACT/RD/WR/PRE/REF）· 时序参数tRCD/tCL/tRP/tRAS
PHY协议时序
03
DDR控制器架构
调度器· 命令队列· 数据通路· DFI接口· 控制器初始化流程
控制器DFI初始化
04
DDR读写命令时序
读命令时序（Auto Precharge）· 写命令时序· 读写转换与总线周转时间
时序读写周转
05
DDR地址映射与Bank管理
线性/交错映射· Bank Group概念· Bank冲突与管理策略
地址映射Bank冲突
06
DDR调度算法（上）
先来先服务（FCFS）· 轮转调度（Round-Robin）· 优先级调度
FCFSRound-Robin优先级
07
DDR调度算法（下）
Bank感知调度· 行缓冲命中（Open Page）· 关键算法对比与选型
Bank-AwareOpen Page对比
08
DDR刷新机制
REF命令· tREFI· tRFC· 自动/自刷新· 刷新对性能影响
刷新tREFItRFC
09
DDR功耗管理
Active/Precharge/Power-Down/Self-Refresh· 功耗控制· DVFS频率调节
功耗DVFSSelf-Refresh
10
DDR初始化与训练
Reset/CKE/ZQ Calibration· Write Leveling· Read DQS Gating· 训练失败处理
初始化训练ZQ
11
DDR性能指标
带宽· 延迟· 吞吐量· 效率· 测量方法与工具
带宽延迟吞吐量
12
DDR性能分析工具
DRAMsim3· Ramulator· 硬件性能计数器· Trace分析
仿真DRAMsim3Trace
13
DDR读写延迟优化
减少tCAS· 优化地址映射减少Bank冲突· Write Combining技术
延迟tCASWrite Combining
14
DDR带宽利用率优化
增加突发长度· 多通道交织· 减少命令间隙
带宽Burst交织
15
DDR命令重排序
Reorder Buffer设计· 重排序规则· 对延迟/带宽的影响
重排序ReorderBuffer
16
DDR预取与缓存
预取策略· 行缓冲管理· 缓存一致性协议对DDR影响
预取Row Buffer一致性
17
DDR多端口与多通道设计
多端口控制器· 多通道交织· 通道负载均衡
多端口多通道负载均衡
18
DDR错误处理与ECC
ECC校验（SEC-DED）· 对读写延迟影响· 错误注入与测试
ECCSEC-DED错误注入
19
DDR低功耗设计
低功耗模式切换· 动态频率调整· 门控时钟与电源门控
低功耗门控DFS
20
DDR与SoC集成
控制器在SoC位置· AXI/AHB总线接口· DDR与DMA交互
SoCAXIDMA
21
DDR仿真与验证
Verilog/SystemVerilog模型· UVM验证环境· 覆盖率驱动验证
仿真UVM覆盖率
22
DDR测试与调试
PRBS/March测试模式· 逻辑分析仪/示波器· 常见问题定位
测试PRBS调试
23
DDR信号完整性
信号反射与端接· 串扰与噪声· 眼图分析· PCB布局影响
信号完整性眼图端接
24
DDR时序收敛
时序约束（SDC）· 建立/保持时间· 时钟域交叉（CDC）处理
时序SDCCDC
25
DDR频率与电压调节
动态频率调节（DFS）· 电压调节对时序影响· 频率切换平滑处理
DFS电压切换
26
DDR QoS（服务质量）
QoS机制（优先级/带宽保证）· 与调度结合· 多主设备场景策略
QoS优先级多主设备
27
DDR在AI/ML场景中的应用
高带宽需求（HBM vs DDR）· 张量处理器访问模式· AI推理优化
AIHBM张量
28
DDR在游戏/图形场景中的应用
显存与系统内存交互· 纹理加载与带宽· 帧缓冲区优化
图形纹理帧缓冲
29
DDR在嵌入式系统中的应用
低功耗LPDDR· 实时性要求与延迟· 嵌入式优化技巧
嵌入式LPDDR实时
30
DDR未来趋势
DDR6· HBM3· CXL· 存算一体· Chiplet应用
DDR6HBM3Chiplet