第1章
DDR基础扫盲
DDR是什么？发展史（DDR→DDR5），核心性能指标：频率、带宽、延迟。
入门概念
第2章
DDR硬件接口与拓扑
物理接口（DQ、DQS、CK、CMD/ADDR），Fly-by vs T型拓扑，PCB布局影响。
硬件拓扑
第3章
DDR控制器架构
内部模块（调度器、物理层、刷新控制器），读/写数据通路，命令仲裁。
架构控制器
第4章
DDR初始化与训练
上电复位、ZQ校准、DLL锁定，Write/Read Leveling，训练失败案例。
初始化实战
第5章
DDR时序参数详解
tRCD、tCL、tRP、tRAS、tRFC，时序对带宽影响，压榨性能技巧。
时序调优
第6章
DDR带宽计算公式
理论带宽 vs 实际带宽，命令效率、总线利用率，常用估算方法。
公式带宽
第7章
DDR读写效率分析
读/写命令效率，Page Hit/Miss，Bank Group与Bank Interleaving。
效率Bank
第8章
DDR调度策略
Round-Robin、优先级、QoS调度，项目中的调度器设计。
调度QoS
第9章
DDR命令重排序
Reorder Buffer作用，提高总线利用率，避免命令冲突。
重排序优化
第10章
DDR预取与Burst
Burst Length (BL8/BL16)，预取机制，Burst Chop模式应用。
预取Burst
第11章
DDR写合并 (Write Merge)
写合并原理，减少写命令数量，项目中遇到的写合并陷阱。
写合并陷阱
第12章
DDR读合并 (Read Merge)
读写合并异同，读合并对延迟影响，何时禁用读合并。
读合并延迟
第13章
DDR Bank管理
Bank状态机 (Idle/Active/Read/Write/Precharge)，冲突与切换，最大化并行度。
Bank并行
第14章
DDR Row Buffer管理
Row Buffer Hit/Miss，Open/Close Page策略，自适应Page策略。
Row BufferPage
第15章
DDR刷新机制
All Bank / Per Bank刷新，刷新对带宽损耗，隐藏刷新开销。
刷新调度
第16章
DDR低功耗模式
Power Down (Active/Self-Refresh)，时钟门控，数据总线翻转，功耗权衡。
低功耗电源
第17章
DDR ECC与数据完整性
ECC原理，对带宽影响，Chipkill与RAID技术。
ECC可靠性
第18章
DDR多端口访问
多端口控制器设计挑战，端口仲裁，避免端口饥饿。
多端口仲裁
第19章
DDR与Cache协同
Cache Line与Burst匹配，Write Buffer/Write Back，Cache Coherency影响。
Cache协同
第20章
DDR带宽监控与调试
测量实际带宽，Performance Counter，定位带宽瓶颈经验。
监控调试
第21章
DDR时序收敛
Setup/Hold Time约束，PHY延迟校准，时序违例案例。
时序收敛
第22章
DDR信号完整性
眼图分析，抖动与串扰，ODT配置技巧。
信号完整性
第23章
DDR电源完整性
PDN设计，去耦电容选择，电源噪声对性能影响。
电源PDN
第24章
DDR Layout设计
等长布线，阻抗控制，过孔与换层影响。
LayoutPCB
第25章
DDR仿真与验证
IBIS/SPICE仿真，协议验证(VIP)，搭建验证环境。
仿真验证
第26章
DDR性能调优实战
调整时序提升带宽，优化调度策略，调整Bank策略降低延迟。
调优实战
第27章
DDR常见问题排查
初始化失败、数据错误、带宽不达标、延迟异常，排查方法论。
排查方法论
第28章
DDR与AI/ML应用
AI芯片带宽需求，HBM vs DDR，优化AI访问模式。
AIHBM
第29章
DDR未来趋势
DDR6/LPDDR6展望，CXL与内存池化，存算一体影响。
趋势前瞻
第30章
综合实战项目
设计DDR带宽优化方案，从需求分析到验证，输出优化报告。
项目综合