第四章 卷积加速器架构分析：时序特征深度剖析

各位同学，今天我们来聊聊卷积加速器的架构。说实话，这部分内容我当年刚接触时也觉得很头大——那么多模块，数据流来来回回，时序约束怎么设？别急，我们一层层拆开来看。

4.1 卷积计算单元的时序特征

卷积计算单元，说白了就是乘累加器阵列。我习惯叫它MAC阵列。这个模块是整个加速器的心脏，也是时序最紧张的地方。

为什么会这样？你想想看，一个典型的MAC操作：

// 伪代码示例
always @(posedge clk) begin
    if (reset) begin
        acc <= 0;
    end else if (valid) begin
        acc <= acc + weight * input;  // 这条路径是关键
    end
end

这里的 acc + weight * input 是一个组合逻辑链。乘法器输出后直接进入加法器，加法器结果又反馈回自身。嗯，这里要注意——如果乘法器延迟是3ns，加法器是1ns，那这条路径至少需要4ns。你想想，如果目标频率是500MHz（周期2ns），这根本跑不通。

我在项目中遇到过类似问题。当时我们做的是一个7x7的卷积核，MAC阵列规模很大。第一次综合后时序报告惨不忍睹——最差路径就在累加反馈上。后来怎么解决的？

• 方案一：流水线插入——在乘法器和加法器之间加一级寄存器。代价是多一个时钟周期的延迟，但时序压力骤减。
• 方案二：树形累加——把多个乘法结果先两两相加，再逐级累加。这样每级加法器的扇出变小，路径更短。
• 方案三：retiming——让工具自动重定时。我建议不到万不得已别用这招，因为结果不可控。

4.2 数据流模式的时序影响

卷积加速器的数据流模式，常见的有三种：权重固定（Weight Stationary）、输入固定（Input Stationary）、输出固定（Output Stationary）。每种模式对时序的影响完全不同。

数据流模式	时序关键路径	典型瓶颈
权重固定	输入数据广播路径	扇出过大导致延迟增加
输入固定	权重加载路径	权重更新频繁，存储读写冲突
输出固定	部分和累加路径	累加器反馈回路时序紧张

我个人习惯用权重固定模式。为什么？因为权重在卷积核滑动过程中基本不变，数据广播路径虽然扇出大，但可以通过插入缓冲树来解决。我曾经在一个项目中，输入数据需要广播到128个MAC单元。如果不做缓冲树，扇出延迟能到5ns以上。后来我用了三级缓冲树，每级驱动16个单元，延迟降到了1.2ns。

4.3 存储层次的时序挑战

存储层次是卷积加速器的另一个时序重灾区。典型的存储层次包括：全局缓存（Global Buffer）、行缓冲（Line Buffer）、寄存器文件（Register File）。

这里我画了一张图，帮你理解各存储层次的时序关系：

从图中可以看到，Global Buffer到Line Buffer的路径是时序关键。为什么？因为Global Buffer通常是SRAM，读操作需要地址译码、字线驱动、位线读出，这一套下来2-5ns很正常。而Line Buffer是寄存器阵列，读写快得多，但容量小。

我建议你在做时序约束时，重点关注Global Buffer的输出路径。具体来说：

• 地址建立时间：SRAM的地址必须在时钟沿前稳定，否则读出的数据是错的。这个建立时间通常要留够0.5-1ns。
• 数据输出延迟：从时钟沿到数据出现在SRAM输出引脚的时间。这个延迟随工艺和温度变化很大，我一般按最差情况留2ns。
• Line Buffer写入时间：数据从Global Buffer到Line Buffer的写入使能路径。如果Line Buffer是同步写，那写入使能信号也要满足建立时间。

4.4 控制逻辑的时序特征

控制逻辑看起来不起眼，但往往是时序收敛的绊脚石。卷积加速器的控制逻辑主要包括：状态机（FSM）、地址生成器、握手信号。

我重点说说地址生成器。卷积的地址生成不是简单的顺序访问，而是有规律的跳跃——比如滑窗步长、填充处理、通道切换。这些地址计算逻辑如果做得太复杂，组合路径会很长。

// 地址生成器示例（简化版）
always @(*) begin
    case (conv_mode)
        MODE_3x3: addr = base + row * stride * width + col * stride;
        MODE_5x5: addr = base + row * stride * width + col * stride + offset_5x5;
        MODE_7x7: addr = base + row * stride * width + col * stride + offset_7x7;
        default:  addr = base;
    endcase
end

你看这个代码，row * stride * width + col * stride 是一个乘法链。如果stride和width都是变量，那这个乘法器的延迟会很大。我建议把 stride * width 提前计算好，存到寄存器里，这样地址生成就变成了加法，快很多。

握手信号也是时序敏感点。valid-ready握手协议中，valid和ready信号通常要跨模块传递。如果这两个信号路径太长，会导致握手失败。我习惯在握手信号路径上插入两级寄存器做同步，虽然多两个周期延迟，但时序安全很多。

好了，卷积加速器的时序特征就讲到这里。记住一句话：时序收敛不是靠工具，而是靠设计。你在设计阶段就要把时序问题考虑进去，别指望综合工具帮你解决所有问题。