第二章 静态时序分析基础：STA的基本概念、建立时间与保持时间、时序路径分类、时钟域分析

各位同学，欢迎来到第二章。这一章我们聊聊静态时序分析（STA）的基础。说实话，很多刚入行的工程师觉得STA就是跑个工具、看个报告，没什么技术含量。但我告诉你，这种想法很危险。我见过太多项目在tape-out前因为时序问题翻车，原因就是基础没打牢。

静态时序分析，说白了就是检查你的芯片能不能跑在目标频率上。它不像动态仿真那样需要输入激励，而是穷举所有可能的路径，找出最差的那条。嗯，这里要注意：STA不是仿真，它不关心功能对不对，只关心时间够不够。

2.1 STA的基本概念

我们先从最核心的概念说起。STA的核心是检查每个寄存器的建立时间和保持时间是否满足。你想想看，一个数字电路里，数据从A寄存器传到B寄存器，中间经过组合逻辑。时钟沿来了，数据必须稳定地待在B寄存器的输入端。

我个人习惯把STA比作快递配送：

• 建立时间：快递必须在截止时间前到达。晚了就拒收。
• 保持时间：快递到达后，必须停留一段时间，不能马上被拿走。
• 时钟周期：就是快递的发车频率。

我在项目中遇到过这样一个案例：一个同事设计的模块，仿真跑得好好的，但流片回来就是不稳定。后来一查，是保持时间违例。为什么仿真没发现？因为仿真用的是理想时钟，而实际芯片里时钟有skew。这就是STA存在的意义——它考虑的是最差情况。

T_clk_q + T_comb + T_setup <= T_period + T_skew

T_clk_q + T_comb >= T_hold + T_skew

这两个公式，我建议你背下来。面试必问，项目必用。

2.2 建立时间与保持时间

咱们深入一点。建立时间和保持时间，其实是寄存器的物理特性。

建立时间（Setup Time）： 时钟有效沿到来之前，数据必须稳定的最短时间。如果数据变化发生在建立时间窗口内，寄存器可能采到错误值。

保持时间（Hold Time）： 时钟有效沿到来之后，数据必须稳定的最短时间。如果数据在保持时间窗口内变化，同样会出问题。

我曾经犯过一个低级错误：在综合时把保持时间约束设得太松，结果后端布线后保持时间违例一大堆。那时候我还不懂，以为只要建立时间过了就行。后来被前辈教育了一顿才明白——保持时间违例比建立时间更可怕，因为它没法通过降频来解决。

2.3 时序路径分类

STA工具会把所有路径分成四类。我画了一张图，帮你理清思路：

这四类路径，STA工具都会逐一检查。其中路径2（寄存器到寄存器）是最常见的，也是我们最关心的。为什么？因为大部分时序违例都出在这里。

我建议你记住一个原则：路径越短，时序越好。但也不是越短越好——太短可能导致保持时间违例。所以设计时要在组合逻辑深度和寄存器插入之间找到平衡。

2.4 时钟域分析

现代芯片里通常有多个时钟域。比如我们的卷积加速器，可能有：

• 主时钟域（200MHz）：控制核心计算
• 存储器时钟域（100MHz）：访问DDR
• 配置时钟域（50MHz）：寄存器配置

不同时钟域之间的数据传输，是STA的难点。为什么？因为两个时钟的频率、相位可能都不同，没法直接用STA检查。这时候就需要做跨时钟域（CDC）分析。

在STA工具里，我们通过set_clock_groups命令来声明哪些时钟是异步的。比如：

# 声明主时钟和配置时钟是异步的
set_clock_groups -asynchronous \
  -group {clk_main} \
  -group {clk_cfg}

这样STA工具就不会去检查这两个时钟域之间的路径了。但注意——这并不意味着你可以不管CDC。你必须在RTL层面做好同步处理，否则芯片跑起来会出随机错误。

我记得有一次，一个同事忘了在跨时钟域路径上加同步器，结果芯片在高温下偶尔出现数据错误。查了整整两周才定位到问题。从那以后，我每次做CDC都会画一张时钟域关系图，贴在工位上。

2.5 本章小结

这一章我们讲了STA的基础知识。总结一下重点：

嗯，基础就这些。下一章我们会把这些知识用到卷积加速器的实际案例中。到时候我会带你手把手分析一条真实的时序路径。