一、时序收敛概述

时序收敛，说白了就是你的芯片设计能在目标频率下稳定工作。我经常跟团队里的新人说，这就像你定了个闹钟，每天早上7点必须响——你得保证所有电路在时钟沿到来之前，把数据稳稳当当送到目的地。

从技术角度讲，时序收敛意味着设计中所有路径的建立时间（setup time）和保持时间（hold time）都满足约束条件。用公式表达就是：

数据到达时间 < 时钟到达时间 - 建立时间
数据到达时间 > 时钟到达时间 + 保持时间

嗯，这两条不等式，就是时序分析的命根子。

核心要点：时序收敛不是可选项，是芯片能正常工作的必要条件。不收敛的设计，流片回来就是废片。

卷积加速器这东西，跟普通数字电路不太一样。我做过好几个AI芯片项目，深有体会。

首先，卷积加速器是典型的计算密集型设计。你想想看，一个卷积层要做多少乘加运算？动不动就是几百万次。这些运算必须在规定时间内完成，否则视频卡顿、识别延迟，用户体验直接崩掉。

其次，卷积加速器通常有大量的并行处理单元。我记得有个项目，PE阵列做到了256x256，光互联线就绕了芯片好几圈。这么多单元同时工作，时序路径长、扇出大，收敛难度直线上升。

还有一点，卷积加速器往往要支持多种数据精度。INT8、FP16、BF16换来换去，每种精度下的时序特性都不一样。我在项目中遇到过，INT8模式能跑1GHz，切到FP16直接掉到800MHz——这就是时序没收敛好的典型表现。

做时序收敛这么多年，我总结了几大痛点。你听听看，是不是也遇到过？

卷积加速器的关键路径，往往在乘加器链路上。一个MAC单元内部就有好几级组合逻辑，再加上数据通路上的多路选择器、累加器，路径深度轻松超过20级。

我曾经在一个项目中，关键路径的延迟占了时钟周期的70%。剩下的30%要分给时钟偏斜、抖动、建立时间余量——根本不够用。最后不得不把乘法器拆成两拍流水，才勉强收敛。

我的经验：遇到关键路径太长，别硬扛。加流水级、重定时（retiming）、逻辑复制，这三板斧最管用。

卷积加速器的PE阵列，说白了就是一堆计算单元挤在一起。数据要从全局缓存送到每个PE，控制信号要同步到所有单元——这布线资源，简直是在打仗。

我记得有个项目，综合后时序报告看着还行，但布局布线一跑，setup violation多了几百条。为什么？布线拥塞导致实际走线延迟比预估多了好几倍。

避坑指南：我曾经在早期设计阶段忽略了物理预估，结果后期花了两周时间手动调整布局。现在我做任何项目，都会先跑一版快速布局布线，看看拥塞情况。

卷积加速器里，时钟域多得让人头疼。DDR接口一个时钟域，PE阵列一个时钟域，控制逻辑又一个时钟域。跨时钟域同步做不好，亚稳态问题直接导致功能错误。

我见过最惨的一次，是有人直接用两级触发器做CDC同步，但没做时序约束。结果工具把同步路径当成普通路径优化，把两级触发器合并成了一级——亚稳态直接暴露出来。

警告：跨时钟域路径必须用set_false_path或set_clock_groups约束，别让工具乱动你的同步器。

卷积加速器功耗大，这是共识。为了降功耗，我们常用门控时钟、电压频率缩放。但这些技术都会影响时序。

门控时钟引入的额外逻辑，会增加时钟路径延迟。电压降低，单元延迟变大。频率提高，时序余量变小。这三者就像跷跷板，压了一头另一头就翘起来。

我个人习惯是在架构设计阶段就考虑功耗-时序的trade-off。比如，哪些模块可以关掉门控时钟来换性能，哪些模块可以降电压来省功耗——这些决策越早做越好。

下面这张图，是我梳理的时序收敛知识体系。你可以把它当成一张地图，后续章节都会围绕这些核心点展开。

这张图把时序收敛拆成了四个维度。每个维度都不是孤立的——比如优化关键路径可能会增加面积，进而影响布线拥塞。做时序收敛，说白了就是在这些约束之间找平衡。

一句话总结：时序收敛不是终点，是芯片设计过程中持续迭代、不断优化的过程。别指望一蹴而就，做好打持久战的准备。

好了，这一章就聊到这儿。下一章我们深入讲讲静态时序分析的基础，包括setup和hold的具体计算方法。到时候我会拿一个真实的卷积加速器路径做例子，手把手带你分析。