01
时序约束概述
什么是时序约束 · 为什么需要时序约束 · 基本流程
概念入门
02
时钟约束入门
create_clock详解 · 周期与占空比 · 时钟源定义
时钟基础
03
生成时钟约束
generate_clocks · 分频/倍频 · 主从时钟关系
时钟生成
04
时钟不确定性
set_clock_uncertainty · 抖动与偏斜 · 悲观余量
时钟余量
05
输入延迟约束
set_input_delay · 输入路径分析 · 最大/最小模式
IO输入
06
输出延迟约束
set_output_delay · 输出路径分析 · 外部负载建模
IO输出
07
时序路径分类
建立时间路径 · 保持时间路径 · 异步复位路径
路径分类
08
时序例外（上）
set_false_path · 多周期路径 set_multicycle_path
例外多周期
09
时序例外（下）
set_max/set_min_delay · 路径分割与优先级
例外边界
10
组合逻辑约束
set_max_delay组合逻辑 · 组合逻辑环约束
组合逻辑
11
异步时钟域约束
set_clock_groups · 异步FIFO时序约束
异步CDC
12
I/O接口约束（上）
输入接口模型 · 系统同步与源同步接口
IO同步
13
I/O接口约束（下）
DDR接口约束 · 双数据率时序分析
DDR高速
14
时序约束文件管理
SDC文件结构 · 多模式多角落 · 约束分层
SDC管理
15
时序分析基础
建立/保持时间公式 · 时序报告解读
分析公式
16
时序报告分析
slack分析 · 关键路径定位 · violation调试
报告调试
17
时序优化技巧
流水线插入 · 逻辑复制 · 寄存器平衡
优化技巧
18
时钟门控约束
set_clock_gating_check · 门控时钟时序
门控时钟
19
复位信号约束
异步复位同步释放 · 复位树时序约束
复位同步
20
跨时钟域同步
两级同步器 · 握手协议 · 异步FIFO设计
CDC同步
21
时序约束验证
约束检查 · 一致性检查 · 覆盖率分析
验证检查
22
功耗与时序权衡
动态电压频率调整 · 多电压域时序约束
功耗DVFS
23
工艺角与时序
TT/SS/FF工艺角 · OCV/AOCV · 时序库选择
工艺角OCV
24
时序收敛策略
综合阶段优化 · 布局布线后时序修复
收敛策略
25
高级时钟约束
PLL配置约束 · 时钟复用 · 门控时钟合并
高级时钟
26
时序约束自动化
Tcl脚本编写 · 约束生成工具 · 流程自动化
Tcl自动化
27
常见时序问题
保持/建立时间违例修复 · 串扰影响
问题修复
28
静态时序分析工具
PrimeTime · Tempus · 工具对比
工具STA
29
实战案例（上）
简单同步设计约束实例
实战同步
30
实战案例（下）
复杂SoC系统时序约束实例
实战SoC