01
DDR基础扫盲
DDR是什么？DDR发展史（SDRAM→DDR5），在FPGA/ASIC中的核心地位。
概念发展史
02
DDR硬件接口
DQ、DQS、CK、ADDR/CMD、BA等信号定义，差分时钟与单端时钟。
信号时钟
03
DDR时序参数
CL、tRCD、tRP、tRAS、tRC详解，时序图怎么看。
时序参数
04
DDR初始化流程
上电顺序、复位、模式寄存器配置、ZQ校准，一步步走完初始化。
初始化ZQ
05
状态机基础
什么是状态机？Moore型与Mealy型区别，状态转移图绘制方法。
FSM基础
06
状态机设计原则
三段式写法（状态跳转、次态逻辑、输出逻辑），避免毛刺和竞争。
设计三段式
07
DDR控制器架构
用户接口、仲裁器、命令生成器、数据通路，整体框架拆解。
架构控制器
08
读操作状态机设计
从IDLE→ACTIVATE→READ→PRECHARGE，完整读流程。
读状态机
09
写操作状态机设计
从IDLE→ACTIVATE→WRITE→PRECHARGE，完整写流程。
写状态机
10
自动刷新与自刷新
刷新状态机设计，刷新计数器，刷新与读写操作的仲裁。
刷新仲裁
11
Bank管理与状态机
Bank冲突处理，激活与预充电策略，Bank状态跟踪。
Bank管理
12
命令调度与优先级
读写优先级、刷新优先级、紧急命令处理，调度状态机。
调度优先级
13
数据掩码与突发传输
DM信号作用，突发长度（BL8/BL4）配置，数据对齐。
掩码突发
14
ODT（片上端接）控制
ODT状态机，ODT使能时机，信号完整性考虑。
ODT信号完整性
15
DDR物理层（PHY）接口
DFI接口协议，PHY与控制器握手，延时校准。
PHYDFI
16
写均衡（Write Leveling）
DDR3/4/5写均衡原理，状态机实现步骤。
写均衡DDR4
17
读均衡（Read Leveling）
Gate训练与DQ训练，读均衡状态机设计。
读均衡训练
18
ZQ校准状态机
ZQCL、ZQCS命令，校准状态机与初始化流程整合。
ZQ校准
19
低功耗模式状态机
Power-Down、Self-Refresh、Deep Power-Down模式切换。
低功耗模式
20
ECC（纠错码）支持
ECC状态机，单比特纠错与双比特检测，与DDR读写交互。
ECC纠错
21
多端口DDR控制器
AXI/AHB接口转DDR，多端口仲裁状态机设计。
多端口AXI
22
时序约束与STA
DDR接口时序约束（input/output delay），静态时序分析实战。
STA约束
23
仿真验证策略
DDR模型搭建，状态机覆盖率分析，随机测试与定向测试。
仿真验证
24
FPGA调试技巧
ChipScope/ILA抓取DDR信号，状态机状态锁定，常见问题定位。
调试ILA
25
常见问题与避坑
初始化失败、数据错误、时序违例，实战排错经验。
排错经验
26
DDR4新特性
DBI、CRC、CA Parity，状态机如何适配DDR4新命令。
DDR4DBI
27
DDR5新特性
Bank Group、16n预取、PMIC，DDR5状态机设计变化。
DDR5Bank Group
28
HBM（高带宽内存）简介
HBM堆叠架构，HBM与DDR状态机设计差异。
HBM高带宽
29
LPDDR（低功耗DDR）实战
LPDDR4/5特点，移动设备中的状态机优化。
LPDDR低功耗
30
项目实战：从零搭建DDR读写测试系统
状态机代码编写与板级验证，完整系统集成。
项目板级验证